【UVM基础】+uvm_set_verbosity 使用介绍

已于 2022-02-25 22:38:21 修改
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分类专栏： # UVM基础 文章标签： UVM
于 2022-02-25 00:19:05 首次发布
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本文介绍了如何在UVM环境中调整verbosity级别，包括将全局级别设置为UVM_NONE，以及针对特定component和ID进行设置。讲解了如何在不同模拟阶段操纵组件的详细输出，并指出id参数的限制。同时提到了参考文献，帮助读者深入理解。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

  • +UVM_VERBOSITY=UVM_NONE 将整个UVM环境中的verbosity级别都设置为了UVM_NONE。

  • +uvm_set_verbosity=component_name,id,verbosity,phase_name,optional_time 将设置特定的component下指定ID的verbosity。

    • 例如："+uvm_set_verbosity=tb_top.pcie_inst*,_ALL_,UVM_NONE,time,0" 就是设置tb_top.pcie_inst下面所有ID的verbosity为UVM_NONE。
+uvm_set_verbosity=<comp>,<id>,<verbosity
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