【SystemVerilog基础】virtual interface 实用总结

最新推荐文章于 2025-02-27 22:57:48 发布
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分类专栏： # SystemVerilog基础 文章标签： SystemVerilog
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本文总结了SystemVerilog中的virtual interface概念：1) 接口在模块中声明，仿真时与DUT连接；2) virtual interface用于动态分配，编译时不连接，运行时产生；3) 它简化接口传递，减少顶层改动；4) 消除绝对路径，方便代码维护。

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virtual interface 实用总结：

  • ①、interface只能在module中声明，在class中要用virtual interface；
  • ②、virtual interface是在仿真运行时才连接到DUT上，如果只是interface，在编译时就必须进行连接。virtual interface在class中是automatic，在运行的时候产生；
  • ③、virtual interface主要完成接口的动态分配，只要在top层定义virtual interface，其他层不需要改变，直接通过interface传递参数即可；
  • ④、可以消除绝对路径，避免修改的时候改很多东西。
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