【校招Verilog进阶挑战】 时序逻辑篇：VL13 时钟分频（偶数）

题目

描述

请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：
输入信号 clk rst
类型 wire

输出描述：
输出信号 clk_out2 clk_out4 clk_out8
类型 wire

题解

方法1：（实际中不太实用，主要考虑时钟树）