FPGA之道（81）静态时序分析（七）根据时序报告修改设计（基于ISE的UCF文件语法）

前言

本文摘自《FPGA之道》。

根据时序报告修改设计

时序分析报告示例

让我们仍以ISE自带的时序分析工具为例，来看一个非常简单的时序分析报告示例。

待分析设计

这里选择了一个非常简单的FPGA设计来进行时序分析，虽然其内部逻辑和接口都非常简单，但麻雀虽小五脏俱全，通过它可以使我们对时序分析有一个更具体的了解。其HDL代码描述如下：

	-- VHDL example 
	library IEEE;
	use IEEE.STD_LOGIC_1164.ALL;
	use IEEE.STD_LOGIC_ARITH.ALL;
	use IEEE.STD_LOGIC_UNSIGNED.ALL;

	entity Dut4Timing is
	port (
	   clkIn : in std_logic;
	   DinA, DinB : in std_logic_vector(7 downto 0);
 	   clkOut : in std_logic;
	   Dout : in std_logic_vector(7 downto 0);
	);
	end Dut4Timing;

	architecture Behavioral of Dut4Timing is
		signal mid : std_logic_vector(7 downto 0);
	begin

	process (clkIn) 
	begin  
   if (clk'event and clk = '1') then
   	mid <= DInA and DInB;
		Dout <= mid;
   end if;
	end process;

	clkOut <= not clkIn;

	end Behavioral;

// Verilog example
module Dut4Timing(
	input clkIn,
	input [7:0] DinA, DinB,
	output clk