【 FPGA 】组合逻辑中的竞争与险象问题（二）

竞争与险象的讨论前提

当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。

什么是竞争？

组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由于竞争是针对仅有一个输入变化的组合逻辑而言的，而任意一个组合逻辑的输入电信号，都是经历若干个与或非门后才到达输出端的，因此为了搞清楚竞争，有必要对这些基本逻辑运算进行分析：

注：下面提到的开关，开代表接通状态，关闭代表断开状态。

（1） 门电路的开关特性

非门可以看做一个常开的开关，因此任意一个输入到非门的信号都会被取反输出。

与门具有开关特性，因为它至少由两个输入端，假设有L个输入端，那么如果L-1个输入端置1，那么对于剩下的一个输入端而言，该与门就相当于一个打开的开关，输出取决于最后一个输入端上的值。

如果其中一个输入端为0，那么对于其他L-1个输入端而言，该与门就相当于一个关闭的开关，无论其他输入端是什么，输出总是0.

或门具有开关特性。假设一个L个输入端的或门，如果任意一个输入端为1，则对于其他L-1输入端而言，该或门相当于一个关闭的开关，因为无论其他输入