【 FPGA 】四位16进制的数码管动态显示设计

数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管，在同一时间只会点亮一个数码管。

分时复用的扫描显示利用了人眼的视觉暂留特性，如果公共端的控制信号刷新速度足够快，人眼就不会区分出LED的闪烁，认为4个数码管是同时点亮。

如下图：

D1、D2、D3、D4就是公共控制端口，也就是片选端，控制哪一个数码管被选中。

而abcdefg是段选，用来控制数码管的显示内容。

下面代码中的an就是片选端，以及控制信号一致的输出段码信号sseg。片选控制信号的刷新速度必须足够快才能避免闪烁感，但也不能太快，以免影响数码管的开关切换，最佳的工作频率为1000Hz左右。如果FPGA的时钟为50MHz，那么至少跑5*10^4个周期，也即50000个周期刷新一次才行，我们知道2^16=65536,2^15=32768。

所以，用16位2进制数来控制技术吧，技术满了刷新一次。

代码中采用的是18位2进制数，高2位控制片选，低16位计数满一次，进位一次，高两位的变化时00——01——10——11——00——...，分别选中数码管的其中之一，使用case语句即可完成这个功能。

下面代码中的hex0、hex1、hex2、hex3是输入信号，用来控制数码管显示的数字，dp_in用来控制小数点的亮灭。

Verilog HDL描述如下：