FPGA基础知识----第三章 第2节 综合和仿真

第2节 综合和仿真

2.1 综合

Verilog 是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。 在 Verilog 描述出硬件功能后需要使用综合器对 Verilog 代码进行解释并将代码转化成实际的电路来表示，最终产生实际的电路， 也被称为网表。这种**将 Verilog 代码转成网表的工具就是综合器**。

上图左上角是一段 Verilog 代码，该代码实现了一个加法器的功能。 在经过综合器解释后该代码被转化成一个加法器电路。 QUARTUS、 ISE 和 VIVADO 等 FPGA 开发工具都是综合器， 而在集成电路ASIC设计领域常用的综合器是 DC。

2.2 仿真

在 FPGA 设计的过程中，不可避免会出现各种 BUG。如果在编写好代码、 综合成电路、 烧写到FPGA 后才发现问题，此时再去定位问题就会非常地困难。 而在综合前， 设计师可以在电脑里通 过仿真软件对代码进行仿真测试， 检测出 BUG 并将其解决，最后再将程序烧写进 FPGA。一般情况下可以认为没有经过仿真验证的代码，一定是存在 BUG 的。

为了模拟真实的情况，需要编写测试文件。该文件也是用 Verilog