FPGA之综合篇

1、综合注意事项：

综合部分可以用setting进行所需要求来配置，比如FSM状态机的码型，RTL的综合属性。

要进行网表层次重建可以设置：synth_design  - flatten rebuild

基于项目的综合可以直接按按钮或者运行Tcl指令：launch_runs synth_1

基于非项目批作业的流程：synth_design

2、综合的时候不支持在RTL中嵌入时序约束，综合属性只在当前的RTL中支持，在XDC中的属性在以后被支持。

不要写成：

module top( (*buffer_type  =  "none" *)  input sys_clock ...... );

要写成：

module top(sys_clock.......);

( * buffer_type  =  "none"* )   input   sys_clock;