system verilog的仿真error 记录

1. Following verilog source has syntax error : token "monitor"  should be valid type ,Please declare it virtual if it is an Interface。

reason： env.sv解析时候发现需要monitor这个class，但由于在vcs吃的filelist中它位于env.sv 下，还未对其进行解析导致无法识别到monitor class。 这里的monitor可以是其他·自定义的模块。

solution: 调整filelist中的文件顺序, 或者在env.sv里可以先typedef  class XXX(推荐这种用法)。

2. SystemVerilog keyword "xxx" is not expected to be used in this context。

solution: 出现这种错误有时候不在xxx所在的文件，可能还需要检查filelist中xxx所在文件的上一个文件。

3.  VCS编译出现 collect2: error: ld returned 1 exit status 

reason： -ntb_opts=uvm_1.2 与命令中吃的VCS安装目录下的uvm相关文件冲突导致。
soulution： 删除VCS安装目录下的uvm文件即可。