【verilog】综合的一些error与对应解决方法

【error】verilog综合的一些error与对应解决方法

语言：verilog（部分使用sv）
编译综合工具：vcs-mx/2018.09-sp2

记录一些遇见的问题。

【error】sampling of clocking block output is not allowed

（把modport里的output改成input）

数组Incompatible unpacked dimensions

Error-[IUDA] Incompatible dimensionspack.sv, 20 Incompatible unpacked dimensions in assignment Arrays with incompatible unpacked dimensions cannot be used in assignments, initializations and instantiations.

非合并数组的内容存储在不连续的内存空间里，所以一般不能使用流操作符，可以把非合并数组的每一个元素单独拿出来使用，或者赋值给一个合并数组，也可以解决。

合并：
addr[15:0][31:0]

unpacked：
[31:0] addr[15:0]

error ‘int’ is not expected to be us