作业2:4-16进制译码器Verilog 语句实现

最新推荐文章于 2024-06-12 10:34:37 发布
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文章标签： EDA FPGA Quartus VHDL
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1.根据工程向导新建一个工程。

2.新建VHDL-Verilog 文件，注意文件名称必须和工程名称相同。编写完成的Verilog文件如下图

3.将工程进行编译，看是否报错，无误后可以进行下一步操作。

4.查看RTL文件如下图所示


5.建立仿真VWF文件，并加上输入信号，来观察输出信号，验证编写的正确性，仿真结果如下图所示


浅陌风行
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