16进制7段译码器仿真

一，实验内容
数字逻辑基础与Verilog设计教材书P114页实验4.34 16进制7段译码器仿真。

二，实验目的
让读者用case选择语句的时候注意输出（leds）矢量与段代码之间的关系，用四位的矢量表示十六进制（hers），用七位的矢量表示七个输入（leds）

三，实验代码
module seg7(hex,leds);
input [3:0]hex;
output reg[1:7]leds;
always @(hex)
case(hex) //abcdefg
0:leds=7’b1111110;
1:leds=7’b0110000;
2:leds=7’b1101101;
3:leds=7’b1111001;
4:leds=7’b0110011;
5:leds=7’b1011011;
6:leds=7’b1011111;
7:leds=7’b1110000;
8:leds=7’b1111111;
9:leds=7’b1111011;
10:leds=7’b1110111;
11:leds=7’b0011111;
12:leds=7’b1001110;
13:leds=7’b0111101;
14:leds=7’b1001111;
13:leds=7’b1000111;
endcase
endmodule

四，实验过程
1.打开modelsim软件
2.选择文件file,新建new,工程project，如图
会弹出以下对话框，选择“是”，如图

3.接着会弹出这个对话框，命名为“work”,点击“OK”，如图

紧接着会有一个对话框，点击“是”，如图

4.选择创造一个新文件（Create New File）把文件名输入到对话框中“seg7”,选择仿真途径为Verilog，点击“OK”，关闭对话框，如图

5.双击文件，输入代码，如图

输入代码之后，把记事本的代码保存，以便查看修改，如图

6.保存代码后，开始进行编译，看代码是否错误，点击菜单栏中的编译按钮“compile”,如图

7.编译后，如果代码正确，左下角就会出现绿色的提示；反之，就会是红色的警告，接着就开始仿真，点击菜单栏中的仿真按钮“simulate”,如图

8.点击仿真后，会出现如下对话框，找到创建的文件work,选择要编译的文件seg7,点击OK，如图

9.编译成功后，选择文件，点击右键，选择添加波形Add Wave，如图

10.对波形的数值修改，输入数值后，点击OK，如图

11.修改成功后，点击Run 开始显示出波形图，可以放大以便于观察，如图

五，实验视频
链接：https://www.bilibili.com/video/BV1jb4y1o7Gm?share_source=copy_web
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