基于FPGA的正弦信号产生器实现

目录

1.算法仿真效果

2.verilog源码

3.算法概述

4.部分参考文献

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1.算法仿真效果

vivado2019.2仿真结果如下：

2.verilog源码

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`timescale 1ns/1ns
module sinus_gen(
    input clk ,
    output reg signed [15:0] sinus
    );

    parameter SIZE = 1024;    

    reg [15:0] rom_memory [SIZE-1:0];
    integer i;

    initial begin
        $readmemh("sine.mem", rom_memory); //File with the signal
        i = 0;
    end    
    //At every positive edge of the clock, output a sine wave sample.

    always@(posedge clk)
    begin