目录
1.算法仿真效果
vivado2019.2仿真结果如下:
2.Verilog源码
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`timescale 1ns / 100ps
`include "parameter.v"
module level2arch (data_in,clk,nReset);
reg signed [15:0] cD_l2,cA_l2;
input [15:0] data_in;
input clk, nReset;
wire clk, nReset;
reg [15:0] data0, data1;
reg [2:0] count1;
reg [8:0] count2;
reg [8:0] count3