合并数组与非合并数组——SystemVerilog

合并型数组(packed)：

合并型数组可以实现连续的存储，赋值时不需要用 '{ }。

 //合并型数组
 bit [3] [7:0] b_pack  
 // 表示3行 x 8列的数组，[3]是高维度（高维度），[7:0]是低维度(第一维)

数组中，数据排列为{b_pack[2],b_pack[1],b_pack[0]}，其中每个b_pack为8个bit；
bit是二值逻辑，每位bit只占据1位。故24位(8bit * 3)只占据一个word（一般一个word为32bit)的存储空间；

非合并型数组（unpacked）

存储的数据都是相互独立（不连续）的，赋值时需要用 '{ }。

//非合并型数组——形式1
bit[7:0] b_unpack [3]     // [3]是高维度
 // bit 是二值逻辑，表示占据了三个word的空间，每个占据低8位空间

//非合并型数组——形式2
int a1[7:0] [1023:0] ;  // [7:0]是高纬度

那么如果：

logic [7:0] b_unpack [3] // 8x3=24位logic
//请问b_pack一共占多少个word?

如果是logic [3] [7:0] b_pack 的话 , 因为logic是四值逻辑，每一位logic需要两位来表示，所以24位logic（）就需要48位表示，即需要两个word来存储。