合并数组与非合并数组——SystemVerilog

合并型数组(packed):

合并型数组可以实现连续的存储,赋值时不需要用 '{ }

 //合并型数组
 bit [3] [7:0] b_pack  
 // 表示3行 x 8列的数组,[3]是高维度(高维度),[7:0]是低维度(第一维)

数组中,数据排列为{b_pack[2],b_pack[1],b_pack[0]},其中每个b_pack为8个bit;
bit是二值逻辑,每位bit只占据1位。故24位(8bit * 3)只占据一个word(一般一个word为32bit)的存储空间;

非合并型数组(unpacked)

存储的数据都是相互独立(不连续)的,赋值时需要用 '{ }

//非合并型数组——形式1
bit[7:0] b_unpack [3]     // [3]是高维度
 // bit 是二值逻辑,表示占据了三个word的空间,每个占据低8位空间

//非合并型数组——形式2
int a1[7:0] [1023:0] ;  // [7:0]是高纬度

那么如果:

logic [7:0] b_unpack [3] // 8x3=24位logic
//请问b_pack一共占多少个word?

如果是logic [3] [7:0] b_pack 的话 , 因为logic是四值逻辑,每一位logic需要两位来表示,所以24位logic()就需要48位表示,即需要两个word来存储。

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在SystemVerilog中,合并数组是一种连续存储的数组类型,可以在赋值时不需要使用花括号。合并数组的声明方式是在数组名称后面加上方括号,方括号内指定数组的维度大小。例如,声明一个3行8列的合并数组可以使用以下语法:bit \[3\]\[7:0\] b_pack。这里的\[3\]表示高维度,\[7:0\]表示低维度(第一维)。这样声明的合并数组可以在赋值时直接使用索引进行操作,无需使用花括号。例如,可以使用foreach循环对合并数组进行循环索引,如下所示: bit \[3\]\[7:0\] b_pack; foreach (b_pack\[i,j\]) b_pack\[i\]\[j\] = i + j; 这段代码使用foreach循环对b_pack数组进行循环索引,并将每个元素的值设置为其索引的和。这样就完成了合并数组的初始化。 #### 引用[.reference_title] - *1* *2* [数组 — Systemverilog](https://blog.csdn.net/m0_62334476/article/details/124003989)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^koosearch_v1,239^v3^insert_chatgpt"}} ] [.reference_item] - *3* [合并数组与非合并数组——SystemVerilog](https://blog.csdn.net/SummerXRT/article/details/116588881)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^koosearch_v1,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

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