verilog边沿检测

题目来源：牛客网VL24

有一个缓慢变化的1bit信号a，编写一个程序检测a信号的上升沿给出指示信号rise，当a信号出现下降沿时给出指示信号down。
注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。
实现思路：
参考康华光数电单稳态章节中的波形变换思想，采用波形变换的手段得到输出波形。
首先定义a_buff，是对a信号经过一个时钟锁存后输出的信号。a与a_buff的关系如下图所示。
根据波形变换的思想，我们发现只要将~a_buff和a进行与运算，得到的结果就是从a上升沿开始，到下一个clk上升沿的波形。即下图的rise_mid
而根据题意，rise_mid延迟1个clk，即进行一次锁存就是我们所需要的信号rise
这里需要注意的一点是，rise_mid由于是直接通过门与前序信号相连，因此输入a信号可能会引入x不确定态，会传输到输出。因此rise需要除了比rise_mid延迟一秒之外，还需要进行不确定态的阻隔。因此可以采用if语句对rise_mid输入进行if判断，再进行输出。
代码如下

`timescale 1ns/1ns
module VL24(
	input clk,
	input rst_n,
	input a,
	
	output reg rise,
	output reg down
);
reg a_buff;
wire rise_mid,down_mid;
always @(posedge clk,negedge rst_n) begin
    if(~rst_n)
    begin
        a_buff<=0;
    end
    else
    begin
        a_buff<=a;    
    end
end
assign rise_mid=~a_buff&a;
assign down_mid=~a&a_buff;
always @(posedge clk or negedge rst_n) begin
    if(~rst_n)
    begin
        rise<=0;
        down<=0;
    end
    else if(rise_mid==1)
        begin
            rise<=1;
            down<=0;
        end
    else if(down_mid==1)
        begin
            rise<=0;
            down<=1;
        end
    else
        begin
            rise<=0;
            down<=0;
        end
end
endmodule

testbench 如下

`timescale 1ps/1ps
`include "VL24.v"
module VL24_CHECK;
    reg clk,rst_n,a;
    wire rise,down;
always #5
    clk=~clk;
initial begin
    clk=0;
    a=1'bx;
    rst_n=0;
    $dumpfile("VL24_WAVE.vcd");
    $dumpvars;
    #10 rst_n=1;a=1'b0;
    #7  a=1'b1;
    #15 a=1'b0;
    #200 $finish;
end

VL24 v24( 
clk,
rst_n,
a,
	
rise,
down
);
endmodule

得到的波形如图所示，可以看到输入的x不确定态被成功阻隔