Verilog快速入门（18）—— 边沿检测

Verilog快速入门

(1) 四选一多路器
(2)异步复位的串联T触发器
(3)奇偶校验
(4)移位运算与乘法
(5)位拆分与运算
(6)使用子模块实现三输入数的大小比较
(7)4位数值比较器电路
(8)4bit超前进位加法器电路
(9)优先编码器电路①
(10)用优先编码器①实现键盘编码电路
(11)8线-3线优先编码器
(12)使用8线-3线优先编码器实现16线-4线优先编码器
(13)用3-8译码器实现全减器
(14)使用3-8译码器①实现逻辑函数
(15)数据选择器实现逻辑函数
(16)状态机
(17)ROM的简单实现
(18)边沿检测

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一、题目描述

有一个缓慢变化的1bit信号a，编写一个程序检测a信号的上升沿给出指示信号rise，当a信号出现下降沿时给出指示信号down。
注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。

输入描述：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效
a：单比特信号，作为待检测的信号
输出描述：
rise：单比特信号，当输入信号a出现上升沿时为1，其余时刻为0
down：单比特信号，当输入信号a出现下降沿时为1，其余时刻为0

二、解析与代码

`timescale 1ns/1ns
module edge_detect(
	input clk,
	input rst_n,
	input a,
	
	output reg rise,
	output reg down
);
reg a_delay;
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		a_delay <= 0;
	else 
		a_delay <= a;
end
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		rise <= 0;
		down <= 0;
	end
	else begin
		if(a==1 && a_delay==0) begin
			rise <= 1;
			down <= 0;
		end
		else if(a==0 && a_delay==1) begin
			rise <= 0;
			down <= 1;
		end
		else begin
			rise <= 0;
			down <= 0;
		end
	end
end

endmodule