本文介绍了时序分析中的关键概念——generated clock，它来源于master clock并由create_generated_clock命令定义。generated clock在时钟路径起点保持在master clock，不产生新时钟域，有助于工具平衡所有clock sinks。
今天我们要介绍的时序分析概念是generate clock。中文名为生成时钟。generate clock定义在sdc中，是一个重要的时钟概念。
它从master clock中取得的时钟定义。master clock就是指create_clock命令指定的时钟产生点，如图所示：
我们可以用如下命令来描述generated clocks:
#定义master clock
create_clock -name CLKP -period 10 \
-waveform {0 5} [get_pins UPLL0/CLKOUT]
#在Q点定义generated clock
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