每天学命令<report_clock_gating_check>

report_clock_gating_check是用于检查Verilog设计中时钟门控(clock gating)信息的命令。它可以显示clock gating cell的pin、instance、clock以及相关的时序信息。通过指定view_name和输出文件名,可以定制报告内容。此命令对于理解和优化设计的低功耗特性至关重要。
摘要由CSDN通过智能技术生成

report_clock_gating_check 
[ object_list ] 
[-view view_name ] 
[{> | >>} file_name ] 


这个命令可以报出当前design中,clock gating check的信息。当然也可以选择性的报出指定clock或者pin上的clock gating信息


object_list:  支持三种object list 

    pin:所有clock gating cell的pin都可以被指定

    instance:所有clock gating cell的instance都可以被指定

    clock:只有reference clock pin可以被指定,clock enable pin无法被指定

 -view:  指定具体检查的view

{> | >>} file_name:  指定生成的report名字

 

例子:

report_clock_gating_check

The clock gating check report returned by this command is as follows:

这个报告中列出了clock gating cell的名字,enable pin, clock pin,type(I代表inferred clock gating cell(电路结构中推断出来的); L代表library clock gating cell(library中已经定义好的icg cell))还有timing信息


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