每天学命令<get_ports>

本文介绍了VLSI设计中`get_ports`命令的用法,包括其参数如`-filter`, `-regexp`, `-nocase`, `-quiet`以及如何通过指定模式或对象获取端口。通过实例展示了如何获取当前设计中的输入、输出端口,并提供了相关资源链接,如静态时序分析和数字后端基础知识。" 105645034,649585,接口测试全解析:协议、工具与测试用例设计,"['软件测试', '接口测试', '测试工程师', '自动化测试']
摘要由CSDN通过智能技术生成

get_ports 
[-filter expr ] 
[-regexp] 
[-nocase] 
[-quiet] 
{ patterns | -of_objects object_list } 


这个命令可以创建符合要求的port的集合,可以将它传递给另一个命令


-filter   过滤匹配结果

-regexp  可以采用正则表达式匹配结果

-nocase   匹配时忽略大小写

-quiet   忽略匹配时的ERROR, warning message

pattern   指定想要的path group名字pattern

-of_objects   得到指定net或者cell上相关联的port的名字

例子

下面例子可以得到当前设计中的port

<CMD> get_ports *

in clk out

0x7



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这些代码是针对 Vivado 工具对 FPGA 设计进行约束(constraints)的语句,用于指定 FPGA 设备的引脚映射、时钟、电平标准等信息,以保证设计在硬件上能够正确工作。 具体来说,这些语句的含义如下: 1. `set_property -dict { PACKAGE_PIN H16 IOSTANDARD LVCMOS33 } [get_ports { clk }];` - `set_property` 是 Vivado 工具中的约束命令,用于设置约束属性。 - `-dict { PACKAGE_PIN H16 IOSTANDARD LVCMOS33 }` 表示设置一个字典类型的属性,其中 `PACKAGE_PIN` 表示引脚的物理位置,`H16` 是该引脚的位置,`IOSTANDARD` 表示引脚的电平标准,`LVCMOS33` 表示使用 LVCMOS33 标准。 - `[get_ports { clk }]` 表示获取名为 `clk` 的端口对象,将 `PACKAGE_PIN` 和 `IOSTANDARD` 属性设置为上面指定的值。 2. `create_clock -add -name sys_clk_pin -period 8.00 -waveform {0 4} [get_ports { clk }];` - `create_clock` 命令用于创建时钟对象。 - `-add` 表示将新的时钟添加到已有的时钟列表中。 - `-name sys_clk_pin` 表示设置时钟的名称为 `sys_clk_pin`。 - `-period 8.00` 表示时钟周期为 8ns。 - `-waveform {0 4}` 表示时钟波形为持续 0ns,然后持续 4ns。 - `[get_ports { clk }]` 表示获取名为 `clk` 的时钟端口对象,将其设置为新建时钟的源。 3. `set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[7]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[6]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[5]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[4]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[3]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[2]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[1]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[0]}]` - 这些语句用于设置名为 `ad_data[7]`、`ad_data[6]`、`ad_data[5]`、`ad_data[4]`、`ad_data[3]`、`ad_data[2]`、`ad_data[1]`、`ad_data[0]` 的端口使用 LVCMOS33 电平标准。 4. `set_property PACKAGE_PIN T14 [get_ports {ad_data[7]}]`、`set_property PACKAGE_PIN U12 [get_ports {ad_data[6]}]`、`set_property PACKAGE_PIN U13 [get_ports {ad_data[5]}]`、`set_property PACKAGE_PIN V13 [get_ports {ad_data[4]}]`、`set_property PACKAGE_PIN V15 [get_ports {ad_data[3]}]`、`set_property PACKAGE_PIN T15 [get_ports {ad_data[2]}]`、`set_property PACKAGE_PIN R16 [get_ports {ad_data[1]}]`、`set_property PACKAGE_PIN U17 [get_ports {ad_data[0]}]` - 这些语句用于将 `ad_data[7]`、`ad_data[6]`、`ad_data[5]`、`ad_data[4]`、`ad_data[3]`、`ad_data[2]`、`ad_data[1]`、`ad_data[0]` 端口映射到具体的 FPGA 引脚上,分别为 `T14`、`U12`、`U13`、`V13`、`V15`、`T15`、`R16` 和 `U17`。 5. `set_property IOSTANDARD LVCMOS33 [get_ports {ad_clk}]`、`set_property PACKAGE_PIN V17 [get_ports {ad_clk}]` - 这些语句用于设置名为 `ad_clk` 的端口使用 LVCMOS33 电平标准,并将其映射到引脚 `V17` 上。
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