【System Verilog and UVM基础入门26】Cadence工具的使用

代码覆盖率的收集

双击total，打开imc工具。total 下的文件是代码覆盖率文件

找到DUT模块！从图中可以看到代码的覆盖率已经是94.43%

添加exclude文件，注意和Synopsys的后缀不同。

 导入.vRefine文件

 

代码覆盖率为100%。

原因是我们添加了exclude.vRefine文件。

 好的，现在我们回到上一步。

去掉.vRefine文件。

然后点击

 

 关注黑色粗体的 Block ,Expression, Toggle, Statemrnt

 

选中图中红色的方框，右键exclude 就是屏蔽，unexclude就是取消屏蔽。

对于代码覆盖率任何一行代码的exclude都需要有充分的理由，否则对于芯片而言就是巨大的隐患。

通常我喜欢快捷键操作！

选中要exclude的行，如上图所示！！！

ctrl +'E'是快捷键exclude掉红色的！

ctrl +'T'快捷键是备注，写清楚exclude 的原因。