【System Verilog and UVM基础入门22】SVA语法

已于 2024-06-27 11:25:16 修改
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分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： fpga开发 开发语言 前端 嵌入式硬件 arm开发 测试覆盖率 测试用例
于 2024-01-09 16:43:43 首次发布
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本文链接：https://blog.csdn.net/TommiWei/article/details/135473107
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本文详细介绍了System Verilog断言（SVA）的基础知识，包括断言的定义、为何使用SVA、System Verilog的调度机制以及SVA的关键术语，如并发断言和即时断言。通过实例展示了如何创建SVA块，以及如何利用序列和时序关系进行复杂的时序检查。此外，文章还讨论了SVA中的时钟定义、禁止属性和执行块，以及蕴含操作符的不同类型。通过对SVA的深入理解，读者能够更好地进行设计验证和调试。
摘要由CSDN通过智能技术生成

毛主席说过：人不犯我我不犯人，人若犯我我必犯人。

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目录

1 SVA介绍

1.1 什么是断言

1.2 为什么用System Verilog 断言（SVA）

 1.3 System Verilog的调度

1.4 SVA术语

1.4.1 并发断言

1.4.2 即时断言

1.5 建立SVA块

1.6 一个简单的序列

1.7 边沿定义的序列

1.8 逻辑关系的序列 

1.9 序列表达式 

1.10 时序关系的序列

1.11 SVA中时钟定义 

1.12 禁止属性

11.3 一个简单的执行块

1.14 蕴含操作符

 1.14.1 交叠蕴含

1.14.2 非交叠蕴含

1.14.3 后续算子带固定延迟的蕴含

1.14.4 使用序列作为先行算子的蕴含

1.15 SVA 检验器的时序窗口

1.15.1 重叠的时序窗口

 1.15.2 无限时的时序窗口

 后记：

1 SVA介绍

1.1 什么是断言

断言是设计的属性描述。

        ●如果一个在模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败。
        ● 如果一个被禁止在设计中出现的属性在模拟过程中发生，那么这个断言失败。

 一系列的属性可以从设计的功能描述中推知，并且被转换成断言。这些断言能在功能的模拟中不断地被监视。使用形式验证技术，相同的断言能被重用来验证设计。断言，又被称为监视器或者检验器，已经被用作一种调试技术的方式，在设计验证流程中使用了很长时间。传统上，它们由过程语言，比如 Veril

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