【Tessent】Scan and ATPG 【ch1 Overview】

ASIC/IC DFT 方法的概述，以及如何在典型的DFT设计流程中使用Siemens EDA的 ASIC/IC DFT产品。

1. What is Design-for-Test

可测试性（Testability）是一种设计属性，用来衡量创建一个程序以全面测试制造出的芯片质量的难易程度。

传统上，设计和测试过程是分开的，只有在设计周期的最后阶段才考虑测试。但是在当代的设计流程中，测试与设计在IC流程的早期合并，创建了称为**DFT（Design-for-test）**的流程。

可测试性电路包括可控制性和可观察性（ controllable and observable）。

在可测试的设计中，在原始输入端（primary inputs）设置特定的值，使得原始输出端（primary outputs）上的值能够表明内部电路是否正常工作。

为了确保电路设计具有最大程度的可测试性，设计人员必须在开发过程的特定阶段采用特定的DFT技术。

1.1 DFT Strategies

At the highest level, there are two main approaches to DFT: ad hoc and structured.

1.1.1 Ad Hoc DFT

Ad Hoc DFT 使用良好的设计惯例（design practices）来增强设计的可测试性，而无需对设计风格（design style）进行重大更改，一些具体的方法如下：

• 最小化冗余逻辑
• 最小化异步逻辑
• 隔离时钟和逻辑电路
• 增加内部控制点和观察点

在整个设计过程中使用这些惯例可以提高设计的整体可测试性。然而，将结构化DFT技术与Siemens EDA DFT工具结合使用，可以极大程度提升良率（yield）。因此，本文的其余部分将集中讨论**结构化DFT(structured DFT)**技术。

1.1.2 Structured DFT

结构化DFT提供了一种更加**系统和自动化(systematic and automatic)**的方法来增强设计的可测试性。

结构化DFT的目标是提高电路的可控性和可观察性。有很多方法可以做到这一点，一些常见的技术如下：

• Scan Design 修改电路内部的时序单元
• Built-in- Self-Test 在设备（devices）中插入自测试功能模块
• Boundary Scan 在芯片（chip）上添加电路来增加板级可测试性（ board testability ）

2. Top-Down Design Flow With DFT

下图展示了典型的 ASIC 自顶向下（top-down）设计流程的基本步骤和该流程中可能使用到的Tessent工具。

该流程只是在自顶向下的设计流程中使用结构化DFT策略的一般描述，主要讨论的内容时图中灰色部分。

如上图所示，任何设计流程中的第一个任务都是通过您选择的任意方法创建初始的RTL级设计。在Tessent环境中，可以选择使用Questa™SIM创建高级Verilog描述，或者使用Design Architect™创建原理图。然后，通过使用Questa SIM或其他供应商的Verilog仿真器执行功能仿真来验证设计的功能。

完成RTL设计之后，就可以使用 Tessent Scan 在设计中插入内部扫描电路。因为添加了扫描电路，所以需要重新验证设计的时序（ re-verify the timing）。在确定设计的功能满足需求之后，就可以生成测试向量，这一步可以使用ATPG工具生成适当格式的测试集。

完成上述任务之后，需要验证在添加了适当的时序信息后，设计和测试集仍然能够正确地运行。可以使用Questa SIM或其仿真器来实现这一目标。然后，在将设计交付制造和测试之前，您可能必须执行一些额外步骤以满足ASIC客户的需求。

Note：
在设计过程的早期和客户一起检查可能影响DFT策略的特定要求和限制是很重要的。例如，供应商的测试设备可能只能处理单个扫描链，具有内存限制，或具有影响生成扫描电路和测试向量的特殊时序要求等。