基于查找表的FPGA的面积和时序估算

原论文题目为：《Area and Timing Estimation for Lookup Table Based FPGAs》

Abstract

有效的面积和时序估计技术在高级综合(HLS)中的重要性是众所周知的，因为它允许更有效地探索设计空间，同时为HLS工具提供预测特定技术工具对设计空间的影响的能力。以前的许多工作都集中在仅基于门数和/或文字计数使用非常简单的成本模型的估算技术上。这些模型不够准确，不足以进行有效的设计空间探索，因为互连的影响确实可能主导最终的设计成本。当设计以现场可编程门阵列(FPGA)技术为目标时，情况会变得更糟，因为布线延迟可能占整个设计延迟的60%。在本文中，我们提出了一种基于查找表的FPGA估计面积和时序的方法，该方法不仅考虑了门面积和延迟，还考虑了布线效果。我们选择XilinxX C4000系列作为我们的主要产品，因为它们很受欢迎。我们测试了具有多个基准的估算器，结果表明我们可以准确地获得准确的估算和时间估算。

1 Introduction

缩短开发周期的能力使得现场可编程门阵列(FPGA)成为实现专用集成电路(ASIC)的标准单元和掩模编程门阵列(MPGA)的一种有吸引力的替代方案。另一方面，高级综合(HLS)通过允许用户从行为规范开始，成为缩短设计时间的首选方法。因此，这两个概念的结合为从一个想法到最终产品的快速原型提供了一个理想的试验台。
HLS从行为规范到面积和延迟的约束来生成体系结构。 随后，FPGA的设计过程可以分解为四个主要步骤，如图1（a）所示。 首先，分区（或技术映射）包括查找表（LUT）映射和可配置逻辑块（Con gurable Logic Block ，CLB）构造，将传入的逻辑划分为CLB的网表。 然后，布局确定了FPGA阵列中CLB的良好分配。一旦知道布局，布线就决定了每个网络的布线资源和布线类型。最后，时序优化通过对关键路径上的网络进行重新布线来提高布局的性能。

图1：针对FPGA的设计流程（a）没有估算的设计流程&