FIFO的使用及理解

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已于 2022-11-01 19:06:12 修改

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文章标签： fpga开发硬件工程

于 2022-11-01 18:55:21 首次发布

本文链接：https://blog.csdn.net/aaa23d1/article/details/127632447

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一.概述

FIFO就不多介绍了，先入先出的一个数据存储缓冲器，和RAM不同的是，FIFO的数据被读走了FIFO就空了，而RAM的数据可以反复读。本次内容是基于Xilinx的官方IP-FIFO Generator。

FIFO Generator有三种模式，博主只用过Native和AXI-Stream模式，本次内容主要讲解Native模式的FIFO。其实，文档上也很清楚，AXI-Stream实现的就是Native FIFO在FWFT模式（FWFT模式后面会讲到）的绝大数功能，只不过接口以AXIS总线的形式显现，以便于用于AXIS模块的对接（比如MAC的数据流就是AXIS），博主现在的项目就是用的AXIS FIFO贯穿整个架构，就不用去写Native FIFO数据转化为AXIS格式的代码。好的，扯远了，进入正题。

二.Native FIFO的使用及理解

1.FIFO可以由不同的资源实现

shift register FIFO：通过寄存器来实现的

built-in FIFO：这种类型的FIFO只有7系列之后(包括UltraScale)才有。

Block Ram FIFO：通过块RAM的资源配置形成的FIFO，在资源充足的时候，尽量用这种资源实现的FIFO。

Distribe Ram FIFO：通过分布式RAM配置形成的FIFO。

2.Output Registers

对于Output register，有三种选择，选择Output register就意味着输出会具有一定时钟周期的延迟，即在数据传输过程中加入了一级流水，即一个寄存器。下面是Output register的三种选择（只对于Standard模式）。

（1）Embedded Reg

Block RAM自带的寄存器。对系统性能由较好提升，如果了为了时序容易收敛，最好使用Embedded Reg。使用此资源，也可以提高触发器的利用率。选择此模式输出延迟有一拍。

（2）Fabric Reg

Fabric Reg是SLICE中的寄存器。选择此模式输出延迟有一拍。

（3）Embedded Reg and Fabric Reg

选择此模式输出延迟有两拍。

而对于FWFT模式，当使用Embedded寄存器，其FIFO的行为与没有使用Embedded寄存器相同。

3.FWFT模式

FWFT模式，即图中的First Word Fall Throuth模式。

此模式意味着数据进入FIFO后在经过一定的时钟周期后会自动出现在FIFO的输出线上，此时没有读使能，也会一直挂载此数据，而且dout的数据更新和读使能一起（前提读使能不可以等于非空信号），但是对于Standard模式，FIFO必须检测到读使能以后才会把数据放到输出线上。

上面说了FWFT模式意味着数据进入FIFO后在经过一定的时钟周期后会自动出现在FIFO的输出线上，那是几个周期呢？下面说明。

4.empty的拉低

此图限定于common clock&&FWFT&&BRAM实现，3个条件都满足时的empty延时。在不同时使能Embedded和Fabric寄存器时延时为2拍，否则为3拍。以下为仿真结果：

而在FWFT模式下，empty的拉低和valid的拉高同时进行，数据也是在非空以及valid拉高时出现在dout线上，也就是数据进入FIFO后，经过2-3个时钟周期出现在dout线上。下图为带Embedded和Fabric寄存器的时序图，FIFO在检测到写使能以后，再过3拍，将数据挂载到dout线上。

Note：