vivado编译器对加法运算编译的逻辑实现级数

最新推荐文章于 2024-07-07 13:29:31 发布

Abel……

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本文通过使用Vivado编译器，详细记录了从20位到48位的加法运算逻辑实现过程，探讨了随着位宽增加对逻辑级数的影响。通过对不同位宽加法器的测试，展示了加数和被加数经过寄存器处理后的逻辑级数变化，揭示了FPGA设计中的资源利用和复杂性增长趋势。

摘要由CSDN通过智能技术生成

VIVADO编译器对加法运算编译的逻辑实现级数

vivado软件编译完成后，可打开“实现”，在TCL对话框中输入命令：report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace，即可打开设计分析窗口，看到每个时钟域下的最大逻辑级数。
本次测试以最简单的加法器为例，以下为测试代码。
在这里插入图片描述

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以下为测试结果记录。
1、数据源为外部输入，加数和被加数做寄存器处理，20b+20b=21b;
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数据源为外部输入，加数和被加数做寄存器处理，21b+21b=22b;
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数据源为外部输入，加数和被加数做寄存器处理，22b+22b=23b;
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数据源为外部输入，加数和被加数做寄存器处理，23b+23b=24b;
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数据源为外部输入，加数和被加数做寄存器处理，24b+24b=25b;
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数据源为外部输入，加数和被加数做寄存器处理，25b+25b=26b;
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数据源为外部输入，加数和被加数做寄存器处理，26b+26b=27b;
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数据源为外部输入，加数和被加数做寄存器处理，27b+27b=28b;
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数据源为外部输入，加数和被加数做寄存器处理，28b+28b=29b;
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数据源为外部输入，加数和被加数做寄存器处理，29b+29b=30b;
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数据源为外部输入，加数和被加数做寄存器处理，30b+30b=31b;
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数据源为外部输入，加数和被加数做寄存器处理，31b+31b=32b;
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数据源为外部输入，加数和被加数做寄存器处理，32b+32b=33b;
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数据源为外部输入，加数和被加数做寄存器处理，33b+33b=34b;
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数据源为外部输入，加数和被加数做寄存器处理，34b+34b=35b;
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数据源为外部输入，加数和被加数做寄存器处理，35b+35b=36b;
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数据源为外部输入，加数和被加数做寄存器处理，36b+36b=37b;
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数据源为外部输入，加数和被加数做寄存器处理，37b+37b=38b;
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数据源为外部输入，加数和被加数做寄存器处理，38b+38b=39b;
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数据源为外部输入，加数和被加数做寄存器处理，39b+39b=40b;
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数据源为外部输入，加数和被加数做寄存器处理，40b+40b=41b;
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数据源为外部输入，加数和被加数做寄存器处理，41b+41b=42b;
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数据源为外部输入，加数和被加数做寄存器处理，42b+42b=43b;
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数据源为外部输入，加数和被加数做寄存器处理，43b+43b=44b;
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数据源为外部输入，加数和被加数做寄存器处理，44b+44b=45b;
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数据源为外部输入，加数和被加数做寄存器处理，45b+45b=46b;
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数据源为外部输入，加数和被加数做寄存器处理，46b+46b=47b;
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数据源为外部输入，加数和被加数做寄存器处理，47b+47b=48b;
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数据源为外部输入，加数和被加数做寄存器处理，48b+48b=49b;
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VIVADO编译器对加法运算编译的逻辑实现级数vivado软件编译完成后，可打开“实现”，在TCL对话框中输入命令：report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace，即可打开设计分析窗口，看到每个时钟域下的最大逻辑级数。本次测试以最简单的加法器为例，以下为测试代码。以下为测试结果记录。1、数据源为外部输入，加数和被加数做寄存器处理，
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