1.连续读写的问题:
按照之前ahb_mst_driver的写法,发送一个single的写操作后,再发送一个single的读操作会有以下问题。
在ahb_mst_driver 拿到第二个req,即开始第一个transcation的data 传输时,hwrite会同时拉低,无法保证apb传输时pwrite稳定。
修改driver,与上一个transaction的读写比较,不同的话 ,当等待hready拉高,开始传输:
monitor中,当data phase完成时,才对hwrite信号采样。
AHB协议中应该有规定,HWRITE等其他控制信号应当稳定至addr phase完成。我再看看
修改:在连续两个不同PWRITE信号的transaction 之间加入IDLE
WRAP传输
对地址的生成修改。
确定起始地址 和 边界地址。
$floor : sv函数,向下取整
$ceil : 向上取整
四舍五入:如果除数和被除数均为整数,可以通过乘以1.0来实现 i.e. 164*8*1.0/28 =47
burst write之后 对之前的地址进行读
Register_RDATA path
1.Register_RDATA=1,Register_WDATA=0
2.Register_RDATA=0,Register_WDATA=0
从波形上看,当没有寄存rdata时,hready会和penable同步拉高。会提前一个pclk周期。在rtl中,会优先一个状态。
设计跨时钟域assertion:
遇到问题。当没有寄存rdata时,hready输出有问题,半个周期的ready,它的驱动是由pclken与出来的,所以当频率差得多的时候不对,如下图。 比为1的时候 可以,如果有apb slv的ready 会有毛刺。
跨时钟域 ##1 并不能反映到同一个时钟沿上。如下图,
断言失败在仿真log的形式(vcs):
Register_WDATA path
1.Register_RDATA=0,Register_WDATA=1
2.Register_RDATA=0,Register_WDATA=0
覆盖率
通过urg产生报告,由-elfile xx.el 文件exclued掉不需要覆盖率的信号。此次FSM 很多通过reset转到IDLE的transition不关心。
#7.16 review 完善修改
添加复位 修改对define脚本
分析覆盖率
翻转覆盖率: hsize 在此次仅支持0 1 2,因此HSIZE[2] 可以exclude
apb 是字寻址。因此PADDR[1:0] 可以exclude
lca 选项
********7.19
***7.20
缺少-》regression
添加上图的定向。direct
TOGGLE :一些数据的位大部分没翻转。
暂时先这样吧,告一段落。麻蛋,今晚的bug是路径没修改,找了半天,一直奇怪为什么会检测不到。