FPGA---奇偶分频

 

　　<前注>：设计中尽量还是要避免使用自己计数分频得到的时钟，去使用厂家自带的分频IP（如Vivado中的clock wizard）。

 

>> 偶数分频比较简单，这里略过。

>> 对于不要求占空比为50%的奇数分频，也比较简单，直接模N计数，期间进行两次翻转就可以了。

 

>> 这里重点介绍要求占空比为50%的奇数分频。

步骤：

　　1. 在时钟上升沿，进行模N计数，选定到某个值（比如选择1）时翻转，经过(N-1)/2 个时钟再进行翻转，产生一个临时时钟clk_p；

　　2. 在时钟下降沿，进行模N计数，选定到某个值（和上升沿选定的值相同）时翻转，经过(N-1)/2 个时钟再进行翻转，产生一个临时时钟clk_n；

　　3.  输出时钟clk_o = clk_p | clk_n;

 

图解：（假如需要5分频）

 

　　

 

//=================================================================odd div  5--
reg    [2:0]  cnt1;
reg    [2:0]  cnt2;
reg           div_out1;
reg           div_out2;
//=========================================clk_div1
always@(posedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         begin
            cnt1 <= 3'h0;
         end
      else if(cnt1 == 3'h4)
         cnt1 <= 3'h0;
      else
         cnt1 <= cnt1 + 1;
   end

always@(posedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         div_out1 <= 1'b0;
      else if(cnt1 == 3'h1 || cnt1 == 3'h3 )
         div_out1 <= ~div_out1;
      else
         div_out1 <= div_out1;

   end
//==========================================clk_div 2
always@(negedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         begin
            cnt2 <= 3'h0;
         end
      else if(cnt2 == 3'h4)
         cnt2 <= 3'h0;
      else
         cnt2 <= cnt2 + 1;
   end
always@(negedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         div_out2 <= 1'b0;
      else if(cnt2 == 3'h1 || cnt2 == 3'h3)
         div_out2 <= ~div_out2;
      else
         div_out2 <= div_out2;

   end

assign O_div_clock_odd = div_out1 | div_out2;
//===================================================================even div
parameter N = 10;//N 分频
reg [3:0] even_cnt;

always@(posedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         even_cnt <= 4'h0;
      else if(even_cnt == (N/2-1))
         even_cnt <= 4'h0;
      else 
         even_cnt <= even_cnt + 1;

   end

always@(posedge I_clk or negedge I_rst_n)
   begin
      if(!I_rst_n)
         O_div_clock_even <= 1'b0;
      else if(even_cnt == (N/2-1))
         O_div_clock_even <= ~O_div_clock_even;
      else
         O_div_clock_even <= O_div_clock_even;
   end
endmodule