Verilog 奇数分频实现

最新推荐文章于 2024-04-20 14:54:57 发布
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目录

奇数分频的方法

相或实现

相与实现

异或实现

奇数分频的方法

奇数分频有占空比50%和非50%的两种，非50%的奇数分频可以直接通过计数器计数实现，而占空比为50%的奇数分频主要通过双边沿逻辑进行相与、相或、想异或实现。

参考文章：奇偶分频器（简介和Verilog实现）-CSDN博客

相或实现

2N+1 计数分频 

代码实现

单计数器实现：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/26 12:22:50
// Design Name: 
// Module Name: clock_odd_div
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module clock_odd_div #(
    parameter DIV_CLK     = 9
)(
    input clk ,
    input rst_n ,
    output wire clk_div_odd 
);

reg [3:0] cnt ;
reg clkp_odd_r ;
reg clkn_odd_r ;

//cnt 
always @(posedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt <= 1'b0;
    else if(cnt==DIV_CLK - 1)
    begin 
        cnt <= 1'b0 ;
    end 
    else 
        cnt <= cnt +1'b1 ;
end

//posedge clk_div 

always @( posedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkp_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK>>1) - 1)
        clkp_odd_r <= 1'b0;
    else if(cnt==DIV_CLK -1)
        clkp_odd_r <= 1'b1;
    else 
        clkp_odd_r <= clkp_odd_r ;

    
end

//negedge clk_div
always @( negedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkn_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK>>1) - 1)
        clkn_odd_r <= 1'b0;
    else if(cnt==DIV_CLK -1)
        clkn_odd_r <= 1'b1;
    else 
        clkn_odd_r <= clkn_odd_r ;

    
end

//or 

assign clk_div_odd = clkp_odd_r | clkn_odd_r ;

endmodule

仿真图：

 

双计数器实现(上升沿计数器和下降沿计数器) 

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/26 12:57:43
// Design Name: 
// Module Name: clock_odddiv_2cnt
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module clock_odddiv_2cnt #(
    parameter DIV_CLK     = 9
)(
    input clk ,
    input rst_n ,
    output wire clk_div_odd 
);

reg [3:0] cnt_p ;
reg [3:0] cnt_n ;
reg clkp_odd_r ;
reg clkn_odd_r ;

//上升沿cnt 
always @(posedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt_p <= 1'b0;
    else if(cnt_p==DIV_CLK - 1)
    begin 
        cnt_p <= 1'b0 ;
    end 
    else 
        cnt_p <= cnt_p +1'b1 ;
end

//下降沿cnt 
always @(negedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt_n <= 1'b0;
    else if(cnt_n==DIV_CLK - 1)
    begin 
        cnt_n <= 1'b0 ;
    end 
    else 
        cnt_n <= cnt_n +1'b1 ;
end


//posedge clk_div 

always @( posedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkp_odd_r <= 1'b0;
    else if(cnt_p == (DIV_CLK>>1) - 1)
        clkp_odd_r <= 1'b0;
    else if(cnt_p == DIV_CLK -1)
        clkp_odd_r <= 1'b1;
    else 
        clkp_odd_r <= clkp_odd_r ;

    
end

//negedge clk_div
always @( negedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkn_odd_r <= 1'b0;
    else if(cnt_n == (DIV_CLK>>1) - 1)
        clkn_odd_r <= 1'b0;
    else if(cnt_n ==DIV_CLK -1)
        clkn_odd_r <= 1'b1;
    else 
        clkn_odd_r <= clkn_odd_r ;

    
end

//or 

assign clk_div_odd = clkp_odd_r | clkn_odd_r ;

endmodule

仿真图：

相与实现

2N+1次分频，对于相与逻辑，上升沿和下降沿的分频时钟高比重应该较大

单计数器实现：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/26 12:22:50
// Design Name: 
// Module Name: clock_odd_div
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module clock_odddiv_1cnt_and #(
    parameter DIV_CLK     = 9
)(
    input clk ,
    input rst_n ,
    output wire clk_div_odd 
);

reg [3:0] cnt ;
reg clkp_odd_r ;
reg clkn_odd_r ;

//cnt 
always @(posedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt <= 1'b0;
    else if(cnt==DIV_CLK - 1)
    begin 
        cnt <= 1'b0 ;
    end 
    else 
        cnt <= cnt +1'b1 ;
end

//posedge clk_div 

always @( posedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkp_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK>>1) - 1)
        clkp_odd_r <= 1'b1;
    else if(cnt==DIV_CLK -1)
        clkp_odd_r <= 1'b0;
    else 
        clkp_odd_r <= clkp_odd_r ;

    
end

//negedge clk_div
always @( negedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkn_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK>>1) - 1)
        clkn_odd_r <= 1'b1;
    else if(cnt==DIV_CLK -1)
        clkn_odd_r <= 1'b0;
    else 
        clkn_odd_r <= clkn_odd_r ;

    
end

//or 

assign clk_div_odd = clkp_odd_r & clkn_odd_r ;

endmodule

仿真图：

双计数器：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/26 12:57:43
// Design Name: 
// Module Name: clock_odddiv_2cnt
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module clock_odddiv_2cnt_and #(
    parameter DIV_CLK     = 9
)(
    input clk ,
    input rst_n ,
    output wire clk_div_odd 
);

reg [3:0] cnt_p ;
reg [3:0] cnt_n ;
reg clkp_odd_r ;
reg clkn_odd_r ;

//上升沿cnt 
always @(posedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt_p <= 1'b0;
    else if(cnt_p==DIV_CLK - 1)
    begin 
        cnt_p <= 1'b0 ;
    end 
    else 
        cnt_p <= cnt_p +1'b1 ;
end

//下降沿cnt 
always @(negedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt_n <= 1'b0;
    else if(cnt_n==DIV_CLK - 1)
    begin 
        cnt_n <= 1'b0 ;
    end 
    else 
        cnt_n <= cnt_n +1'b1 ;
end


//posedge clk_div 

always @( posedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkp_odd_r <= 1'b0;
    else if(cnt_p == (DIV_CLK>>1) - 1)
        clkp_odd_r <= 1'b1;
    else if(cnt_p == DIV_CLK -1)
        clkp_odd_r <= 1'b0;
    else 
        clkp_odd_r <= clkp_odd_r ;

    
end

//negedge clk_div
always @( negedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkn_odd_r <= 1'b0;
    else if(cnt_n == (DIV_CLK>>1) - 1)
        clkn_odd_r <= 1'b1;
    else if(cnt_n ==DIV_CLK -1)
        clkn_odd_r <= 1'b0;
    else 
        clkn_odd_r <= clkn_odd_r ;

    
end

//or 

assign clk_div_odd = clkp_odd_r & clkn_odd_r ;

endmodule

仿真图：

异或实现

2N+1次分频，上升沿时钟和下降沿时钟高电平和高电平之间应该相差（N+0.5）个时钟周期

代码实现：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/26 13:41:57
// Design Name: 
// Module Name: clock_odddiv_xor
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module clock_odddiv_xor #(
    parameter DIV_CLK     = 9
)(
    input clk ,
    input rst_n ,
    output wire clk_div_odd 
);

reg [3:0] cnt ;
reg clkp_odd_r ;
reg clkn_odd_r ;

//cnt 
always @(posedge clk ,negedge rst_n) begin
    if(!rst_n)
        cnt <= 1'b0;
    else if(cnt==DIV_CLK - 1)
    begin 
        cnt <= 1'b0 ;
    end 
    else 
        cnt <= cnt +1'b1 ;
end

//posedge clk_div 

always @( posedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkp_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK-1))
        clkp_odd_r <= ~clkp_odd_r;
    else 
        clkp_odd_r <= clkp_odd_r ;

    
end

//negedge clk_div
always @( negedge clk ,negedge rst_n) begin
    if(!rst_n)
        clkn_odd_r <= 1'b0;
    else if(cnt== (DIV_CLK >>1))
        clkn_odd_r <= ~clkn_odd_r;
    else 
        clkn_odd_r <= clkn_odd_r ;

    
end

//xor 

assign clk_div_odd = clkp_odd_r ^ clkn_odd_r ;

endmodule

仿真：

emm的金毛
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分频器的Verilog实现（偶数分频、奇数分频）
每天进步一点点
08-12 8902
偶数分频、奇数分频
Verilog奇数分频（个人总结）
weixin_44425619的博客
03-29 8128
Verilog奇数分频（个人总结）  奇数分频器跟偶数分频器一样，当计数器的值等于分频系数（加1或者减1）的一半或等于分频系数时，时钟信号翻转。奇数分频器分频原理如下图：  上图的分频系数是3，用一个计数器在上升沿计数，每次计数到1翻转一次，每次计数到3再翻转一次，然后周期重复得到信号clkp1，它的周期就是clk的3倍，但是它的占空比不是50%（占空比就是clk为高的时间占整个时钟周期的百分比）。奇数分频想通过计数器直接分频出占空比是50%的时钟是不可能的，必须要通过中间的临时波形，做一些逻辑“与”“或
利用verilog语言实现奇数分频
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在FPGA开发过程中，有时需要对时钟信号进行分频处理。当进行偶分频时，可以通过计数取反的方式进行，但进行奇数分频时，由于FPGA无法处理小数部分（不考虑浮点运算情况下），采用计数取反的方法，无法得到占空比为50%的方波。本文针对这一问题，提出一种奇数分频的方法，逻辑简单，代码量小。...
FPGA时钟分频：偶数分频、奇数分频、小数分频（含verilog源码）
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FPGA入门到跑路
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FPGA分频器是一种常用于数字信号处理、通信系统、雷达系统等领域的电路，其作用是将信号时钟分成多个频频率。分频电路是数字电路中常见的逻辑电路类型。在时序逻辑电路中，时钟是必不可少的，但对于时钟要求不高的基本设计，自行设计的分频电路，也就是时钟分频器，有时候比采用外部PLL更为简单、有效、快速。本文将详细介绍FPGA分频器的设计方法，并附上Verilog代码示例，以供参考。
奇偶分频器（简介和Verilog实现）
weixin_45230720的博客
08-08 1400
小数分频不能精确到控制占空比，也没办法控制到精确的小数分频，而是平均频率的小数倍，小数分频涉及到奇数分频，偶数分频以及平均分布的方法。单计数器实现，只在上升沿计数，在上升沿和下降沿采用输出高低电平。在上升沿和下降沿计数，在上升沿和下降沿采用输出高低电平。奇数分频需要考虑占空比是否50%，要求使用双边沿逻辑。只在上升沿计数，在上升沿和下降沿采用输出高低电平。确定分频次数后，要合理安排分频的顺序，确保平均。完成奇偶分频，确定好分频的次数。小数分频涉及到奇数和偶数分频。计数器实现2n偶数分频。
verilog手撕代码1——分频计数器——偶数、奇数、半整数、任意小数分频
qq_42135020的博客
04-08 2973
时钟分频verilog、奇数、偶数、小数
数字IC笔面基础，动不动就手撕——奇偶分频器（分频器简介和Verilog实现）
HFUT90S的博客
11-08 2401
分频器，是将输入信号的频率进行缩小。实际上，在数学IC笔面中常考的分频器设计，就是采用计数器，对输入时钟合理生成中间信号，最后通过逻辑操作输出。本质上，这里考的还是计数器相关的知识点，同时会涉及到时钟相关的基本概念。（1）在实际的项目中，除非是对时钟没有特殊要求，这时候才能使用分频的方法；（2）一般会优先使用PLL、MMCM等成熟IP，得到精确、质量高的时钟信号。（1）偶数分频，始终产生占空比50%。（2）奇数分频，分为占空比50%和非50%。（相较于偶数分频，奇数分频是常考的知识点）
verilog实现奇数偶数分频通用代码
01-10
在实际应用中，为了实现通用性，我们可以添加一个参数来设置分频系数，这样同一个模块既可以处理奇数分频也可以处理偶数分频。此外，还可以考虑增加边沿检测，确保在分频器启动时，输出时钟处于正确状态。 通过这种...
eda.zip_eda奇偶分频_eda奇数分频_verilog 分频_奇数分频
09-23
在这个特定的案例中，我们关注的是“eda.zip”压缩包，它包含了关于“eda奇偶分频”和“eda奇数分频”的Verilog HDL实现。下面我们将深入探讨这些概念及其相关知识点。 首先，Verilog HDL是一种硬件描述语言，用于...
Verilog——奇数分频占空比50%
04-08
数字设计常见面试题——奇数分频占空比50%verilog实现
任意奇数分频的Verilog实现
05-20
FPGA设计中时常用到时钟频率奇数分频的频率，这里介绍一种奇数倍分频的Verilog实现方法
verilog奇数分频器
12-19
内含verilog语言编写的奇数分频器，本人认为代码比较简练，容易移植
基于Verilog设计七分频等奇数分频程序
10-26
在本实例中，我们关注的是基于Verilog语言实现的七分频（奇数分频）程序。Verilog是一种硬件描述语言，广泛应用于数字逻辑设计、验证和综合，是实现数字系统的关键工具。 七分频器设计的核心任务是将输入时钟信号...
Verilog奇数分频（50%占空比）的三种方式 与 或 异或
tristan_tian的博客
06-08 5776
为了找工作，整理一下。时间是6.8号16：43 verilog奇数分频50%占空比是经常要考的。偶数分频通过计数器，奇数分频，特别是50%的占空比需要两个信号进行组合逻辑。 因为要说三种方式，所以规定一下，输入是clk，rst，输出是out。 方法一： 两个counter，两个信号或运算 大概就是第一个信号采样上升沿，第二个信号采样下降沿。都在等于n-1和(n-1)/2时翻转，这时候是得到的是占空比1/3的两个信号。将两个信号或得到最后时钟 module fenp(clk,rst,out); paramet
使用Verilog来实现奇数分频
qq_39296270的博客
03-14 2363
通常在面试中面试官可能会问到关于奇数分频的实现，比如三分频，五分频，七分频等，根据自己推敲和理解，并且总结规律，给出自己对于奇数分频的实现。首先，为了更好理解什么是三分频，五分频，七分频等，我们假设一个输入时钟的时钟周期为1s，则三分频后的输出时钟clk_out的时钟周期则为3s,同理，五分频的为5s，七分频的为7s，为了实现奇数分频，我们首先需要两个计数器，用来数时钟周期个数，一个以时钟上升沿为起点开始数，一个以时钟下降沿为起点开始数，并用这两个计数器来设计得到clk_s和clk_x，则c...
Verilog 分频器设计（奇偶分频）
qq_39437610的博客
09-11 2255
类似10分频这样分频系数过大的情况，就需要对分频系数N循环计数进行分频，在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后的时钟占空比为50%，可见代码中定义了一个计数器cnt，它的作用就是在每个时钟上升沿计数一次，每当计数到N/2-1时清零，同时时钟翻转一次，如此就相当于原时钟每隔5个周期状态翻转一次，得到的新时钟周期即原时钟周期的十倍，即实现了10分频。4分频可以在2分频的基础上再作一次2分频，即可得到原时钟的4分钟，注意代码中实现4分频时是在2分频时钟的时钟上升沿进行取反；
[Verilog]分频器设计(奇偶分频、半整数分频、任意分频、任意占空比)
元直的博客
12-13 772
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。在计数周期达到分频系数中间数值 N/2 时进行时钟翻转，可保证分频后时钟的占空比为 50%。奇数分频如果不要求占空比为 50%，可按照下面任意整数分频和任意占空比的方法进行分频。如果奇数分频输出时钟的高低电平只差一个 cycle ，则可以利用源时钟双边沿特性并采用"与操作"或"或操作"的方式将分频时钟占空比调整到 50%。
verilog奇偶分频详解
WitransFer
03-18 2210
文章目录偶分频2分频2N分频奇分频3分频高电平3分频低电平一般结果推导 奇偶分频是一个很常见的问题，这里探讨的分频都是对于占空比为50%的信号分频，分频后的信号也是50%占空比。分频原信号NNN倍，意味分频后的信号的高低电平持续时间是原来信号的高低电平持续时间的NNN倍。 偶分频 原信号是一个50ns为周期的信号 在verilog里面要分频首先想到的就是用到计数器来对高低电平计数从而产生符合要求分频信号，我们目标要产生50%的占空比的信号，所以我们可以先不管分频信号的低电平的计数，先来看看高电平的计数。
基础电路设计之——奇数分频器 Verilog实现
ITBxiangtaoli的博客
12-09 2102
占空比为50%/非50%的奇数分频器Verilog代码和Modelsim仿真。
verilog奇数分频
07-27
- *2* *3* [Verilog奇数分频（个人总结）](https://blog.csdn.net/weixin_44425619/article/details/115310456)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_...

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