三、12【Verilog HDL】用户自定义原语（UDP）

追逐者-桥

已于 2022-06-03 15:28:06 修改

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分类专栏： # 《Verilog 数字设计与综合》(完) 文章标签： udp fpga开发 Verilog

于 2022-06-03 13:08:24 首次发布

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前言

参考书籍：《Verilog HDL 数字设计与综合》第二版，本文档为第12章的学习笔记。

用户自定义原语（User-Defined Primitive，UDP），在UDP中不能调用（实例引用）其他模块或者其他原语，其调用方式和门级原语调用方式相同。

UDP的类型：

组合逻辑的UDP：输出仅取决于输入信号的逻辑，如四选一多路选择器。
时序逻辑的UDP：下一个输出值不但取决于当前的组合逻辑，还取决于当前的内部状态，如锁存器和触发器。

一、基础知识

1.1 UDP定义的组成

定义关键字：primitive开始，原语名称、输出输入端口，initial语句（用于初始化时许逻辑UDP的输出端口）。UDP状态表是UDP最终要的部分，以关键字table开始，endtable结束，状态表定义了输入状态和当前状态得到的输出值，可以是一个查找表，也可类似于逻辑真值表。原语最终endprimitive结束。

//定义一个原语
primitive <udp_name>(<输出端口>,<输入端口1>,<输入端口2>,...<输入端口n>)  //第一个必须为输出
    oupput <输出端口名>；
    input  <输入端口名>；
    reg    <输出端口名>； //可选，只有表示时许逻辑的UDP才需要

    initial <端口名> = <值>；
//UDP状态表
    table
        <状态表>
    endtable
endprimitive

1.2 UDP的定义规则

UDP只能有一个1位输出端口，输出列表的第一个必须是输出端口，不允许多个或多位输出。
```
output a,b;       //不合法：输出只能有一个
output [2:0] a;   //不合法：输出只能有一位
```
UDP只能采用标量（1位）输入端口，但是允许多个输入端口

input a,b;       //合法：输入可以有多个
input [2:0] a;   //不合法：输入只能有一位

端口声明部分：输入端口声明input；输出端口声明output；不支持输入输出端口声明inout。因为表示时许逻辑的UDP需要保持状态，所以输出端口必须声明位reg类型。
时序逻辑的UDP中，可以使用initial语句对reg类型变量（输出）进行赋初值。、
状态表项可以包含值0，1或x。UDP不能处理z值，输入UDP的z值被当作x值处理。
UDP与模块同级，因此UDP不能在模块内部定义，但可以在模块内部调用，调用方法和调用原语相同。

二、组合逻辑的UDP

2.1 组合逻辑的UDP定义

primitive udp_and(out, a, b);
    output out;
    inutput a,b;
    table
    //a  b : out;
      0  0 : 0;
      0  1 : 0;
      1  0 : 0;
      1  1 : 1;
    endtable
endprimitive

ANSI C语言风格

primitive udp_and(output out, input a, output b);
...
endprimitive

2.2 状态表项

语法形式：

注意：

状态表每一行的输入端口的顺序一定要和端口列表相同
输入输出<：>隔开，<;>结束
能够出现的输入项出现的组合必须全部列出。否则，如果在状态表各行中找不到与这组输入对应项，相对应的输出就是x。
注意输入的值也最好为确定值，如果输入都非确定值即（x），那么输出也必然是x，那么就会出现x值传播下去。
无关项可以用“？”来表示

2.3 实例化引用（举例）

由于UDP限制过多且当输入增加时，状态表将成几何倍数增加，因此定义的UDO原语仅仅使用在基本的逻辑功能。

这里我们UDP一个：四选一多路选择器进行举例，这里加入了使能端EN

程序代码

primitive mux4_to_1( output i0, i1, i2, i3, s1 s0, EN,
                     input i0, i1, i2, i3, s1 s0, EN );
table
//  i0  i1  i2  i3  s1 s0 EN : output;
     ?   ?   ?   ?   ?  ?  1 :  0;
     1   ?   ?   ?   0  0  0 ： 1；
     0   ?   ?   ?   0  0  0 ： 0；
     ?   1   ?   ?   0  1  0 ： 1；
     ?   0   ?   ?   0  1  0 ： 0；
     ?   ?   1   ?   1  0  0 ： 1；
     ?   ?   0   ?   1  0  0 ： 0；
     ?   ?   ?   1   1  1  0 ： 1；
     ?   ?   ?   0   1  1  0 ： 0；
     ?   ?   ?   ?   x  ?  0 :  x;
     ?   ?   ?   ?   ?  x  0 ： x；
endtable
endprimitive

仿真代码

module stimulus();
    reg i0, i1, i2, i3, s1, s0, EN;
    wire output;
    initial begin
        i0 = 1; i1 = 0; i2 = 1; i3 = 0; 
        #1 $display("i0 = %b, i1 = %b, i2 = %b, i3 = %b", i0, i1, i2, i3);
        #5 EN = 0;   $display("output = %b, output);                 
        #5 s1 = 0 s0 = 0; $display("output = %b, output);
        #5 s1 = 0 s0 = 1; $display("output = %b, output);
    end
    mux4_to_1 mux_inst(output, i0, i1, i2, i3, s1, s0, EN);
endmodule