万兆网、10G ethernet subsystem IP核

随着FPGA在数据中心加速和Smart NIC在SDN和NFV领域的广泛应用，基于以太网接口的FPGA开发板越来越受到关注。而更高速率的以太网接口技术则是应用的关键，本文将详细介绍基于FPGA的10G以太网接口的原理及调试技术。

10G以太网接口简介

1、10G以太网结构

10G以太网接口分为10G PHY和10G MAC两部分。如下图所示。

本设计中使用了Xilinx公司提供的10GEthernet PCS/PMA IP核充当连接10GMAC的PHY芯片，然后将该IP核约束到光模块上构建完整的物理层。需要说明的是本设计主要是完成以太网二层逻辑设计，不涉及PHY层的逻辑设计，如：bit同步、字节同步、字同步、64b/66b编解码等。

 

10G EthernetPCS/PMA的整体结构如图5.2所示，其核心是基于RocketIO GTH/GTX来实现的。从图中可知，该模块分为PCS层和PMA层，对于每一个串行高速收发器，其分为两个子层：PCS（物理编码子层）和 PMA（物理媒体连接子层）。PCS 层主要进行数据编解码以及多通道的处理；PMA 层主要进行串并、并串转换，预加重、去加重，串行数据的发送、数据时钟的提取。可以使用ibert IP核对接口进行回环测试，确定该接口是否可以正常使用。

对于发送数据，PCS层主要功能是对数据进行64B/66B编码、扰码、发送变速等功能。同时在测试模式下还提供了一个测试激励源，用于对链路进行检测。PMA层的主要功能是提供并串转换、对串行信号进行驱动并发送等功能。对于接收数据，PMA层的主要功能是将接收到的高速差分信号进行串并转换、bit同步、时钟恢复等功能，PCS层对于从PMA层接收到的数据进行块同步、解扰码、64B/66B解码、弹性缓存等。同时在测试模式下还提供测试激励检测功能，用于检测链路工作状态。

在接口调试过程中，可能用到PMA层的近端环回和远端环回功能。PMA近端回环，用于测试IP核内部自回环；PMA远端回环，用于将接收到的远端10G PHY发送的的数据在PMA层直接回环发送给远端10G PHY，而不经过本地的PCS层。

example的tb中提供了DEMO和BIST模式，

DEMO

是近端环回，

• 可以用于演示示例程序，
• 提供四种数据测试，分别以下四种
• 
• 接受的数据通过axi-stream总线环回。数据自生成模式无效。

BIST模式

远端回环。

• 将数据生成器打开，
• 串行接受回路和发送回路连接，形成数据回环。
• 数据可以从fifo中读出并做校验

三、时钟

 对于QPLL输出的两路时钟qplloutclk和qplloutrefclk，主要是用于IP核内GTH收发器使用的高性能时钟，其中qplloutclk直接用于驱动GTH内发送端的串行信号，其频率为5.15625GHz。qplloutrefclk用于驱动GTH内部部分逻辑模块，频率为156.25MHz。

（a） txoutclk是由10G Ethernet PCS/PMA IP产生的一个322.26MHz的时钟，该时钟经过BUFG后分为两路，其中txusrclk用于驱动IP核内GTH的32bits总线数据，txusrclk2用于驱动IP核内PCS层部分模块。

（b）200MHz的晶振产生差分时钟输入到FPGA内的PLL（Phase LockingLoop）模块，PLL模块以200MHz差分钟为驱动时钟生成192MHz用户钟（sys_clk）发送给10G MAC核用户侧。