数字电路设计之verilog的门级描述

        使用verilog的数字电路设计，一般会有晶体管级的描述、门级描述、RTL、行为描述。我们接触得比较多的就是后面两种，前两种更少涉及。现在就说一下门级描述吧！门级描述就是使用各种逻辑门对组合逻辑进行描述。

        举个栗子：与或非门

                            这里的and,or等都是verilog的原语，原语有点像c语言的函数。

module and_or_not(a0,a1,s,y);
     input s,a0,a1;
     output y;
	 wire sn;
	 wire a0_sn;
	 wire a1_s;
	 wire a0_snl;
     not i0 (sn,s);
	 and i1 (a0_sn,a0,sn);
	 and i2 (a1_s,a1,s);
	 or  i3 (y,a0_sn,a1_s);
endmodule

            综合出来就是：