关于package的import 和文件include

最新推荐文章于 2024-09-01 23:56:06 发布

better_xiaoxuan

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分类专栏： SV语法

本文链接：https://blog.csdn.net/better_xiaoxuan/article/details/78785197

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本文探讨了在Verilog中`import`和`include`的区别，特别是在系统集成和包使用中的作用。`include`用于组织文件编译顺序，而`import`使得包中的元素在特定域内可见。当遇到枚举变量在包间引用问题时，通过`import`和`export`可以控制类型的可见范围。此外，还提到了系统包`std`及其方法的使用方式。

摘要由CSDN通过智能技术生成

http://www.eetop.cn/blog/html/28/1561828-2316833.html
师父在文章《SV系统集成篇之一：包的意义》实际上讲解的很透彻了。

前几天，在安装sysnopsys Ethernet Vip时发现：
当我把软件部分按照uvm_getting_start安装, 但是elaboration的时候ethernet中的config文件无法正常使用，报告其中的一个枚举变量找不到。
这就涉及到include 和 import 的意义了。
根据include文件，可以一层层组织文件的编译。
但是import package库，package库中的方法就只能作用于当前域（即当前文件及当前文件include的文件中）了。通常的做法，也就是使用package来分割方法的使用域。
最终的解决办法只是把定义枚举变量的库import进来。

——-以下来自Package的意义的讲解————–
如果在package a_pkg中import了package b_pkg::type_b，那么在module1中import a_pkg::*时，无法引用到type_b。因为a_pkg只是使得b_pkg::type_b在a_pkg域中可见并加以使用，并未定义在a_pkg中。所以，用户需要牢记一点的是，import操作使得类型可见的域只是调用该import时当前的域。例如下面的例子中，a_pkg中可见b_pkg::b_mon，但是module1则无法可见a_pkg::b_mon。