bgskip-CSDN博客

空满标志产生：满标志：“写时钟阈写指针格雷码” 与 “同步到写时钟阈的读指针格雷码” 高两位不同，其余低位相同即为满。其中高两位中已经包含了折返标志位。空标志：“读时钟阈读指针格雷码” 与 “同步到读时钟阈的写指针格雷码” 全等即为空。直接上源码module FIFO #( parameter data_width = 16, parameter data_depth = 8, parameter addr_width = 4)( input clk_write

2022-02-15 11:25:57 497

转载 Verilog实现交通灯及仿真

要求实现一个简单功能十字路口交通灯功能描述如下：S1状态25s，S2状态5s，S3状态25秒，S4状态5秒一、源代码状态机module traffic2 ( input clk, input rst_n, output reg [2:0] light1, //[green, red, yellow] output reg [2:0] light2, //[green, red, yellow] output [5:0] count);

2021-12-19 19:28:48 9692 7

原创异步复位，同步释放

要求：实现一个异步复位，同步释放电路。复位信号低有效。零、分析改电路的优点是复位信号不受时钟限制，并且又有效减少了亚稳态发生的概率（如果复位信号在时钟上升沿撤销，则有可能产生亚稳态）。核心思想：寄存器打一拍防止亚稳态。一、Verilog代码module Sys_rst ( input clk, input rst_n, output reg rst0, output reg rst1, output sys_rst); always @(pose

2021-12-14 17:28:23 149

原创偶数倍分频器

要求：实现一个8分频器，要求占空比为50%零、分析可以用计数器来控制输出的翻转。计数器从0技术到7，输出信号分别在3,7进行翻转。由此得到50%占空比，周期为8T的分频器。一、Verilog代码module Frequency_divider8 ( input clk, input rst_n, output reg div8); reg [2:0] count; always @(posedge clk) begin if (!rst_n

2021-12-14 17:22:51 219

原创 50%占空比的3分频器（奇数分频）

要求：设计一个50%占空比的3分频器一、Verilog代码module Frecuency_divider3 ( input clk, input rst_n, output div3, output reg clk1, //此处的clk2信号是为了在仿真中可见 output reg clk2 //此处的clk2信号是为了在仿真中可见); reg [1:0] count; always@(posedge clk) begin

2021-12-14 14:55:48 2188

原创计数器设计及仿真验证

要求：实现一个计数器，要求在start脉冲到来时开始计数，计数到23时保持不变直到下一个start脉冲到来时重新计数。零、一开始看到这要求以为是要做一个脉冲检测，后来一想，这start脉冲不就是复位信号吗，是在下愚钝了。一、Verilog代码部分：module Counter_24( input clk, input start, output reg [4:0] number);reg start_delay1;wire start_negedge;always@(posed

2021-12-13 21:03:37 1198

原创 Q3FSM--Exams/2014 q3fsm

module top_module ( input clk, input reset, // Synchronous reset input s, input w, output z); parameter A=0, B=1; reg state, next; always@(posedge clk)begin if(reset) state <= A; else

2021-03-15 14:05:16 573

原创安装OS时遇到磁盘有raid信息怎么办

进入shellls /dev 找到目标盘dd if=/dev/zero of=/dev/sda bs=512 seek=$(( $(blockdev --getsz /dev/sda) - 63 )) count=63

2021-03-05 16:22:40 119

原创 Exams/ece241 2014 q5a

module top_module (input clk,input areset,input x,output z);parameter [1:0] a=0, b=1, c=2;reg [2:0] state, next;always@(posedge clk or posedge areset)begin if(areset) state <= a; else state <= next;endalways@(*)beg

2021-03-05 14:43:04 658 1

原创 HDLbits--Fsm hdlc

module top_module(input clk,input reset, // Synchronous resetinput in,output disc,output flag,output err);parameter [3:0] start=0, s1=1, s2=2, s3=3, s4=4, s5=5, s6=6, F=7, E=8, D=9;reg [3:0]state, next;always@(posedge clk)begin if(reset)

2021-03-04 10:48:22 274 1

转载 verilog三段式状态机

第一段：格式化描述次态到现态的转移（即current_state <= next_state）第二段：纯组合逻辑描述状态转移条件（即case(current_state)）第三段：使用时序逻辑得到输出结果。https://blog.csdn.net/wangkai_2019/article/details/106340307#3.2.5.1%20Simple%20FSM%201%EF%BC%88asynchronous%20reset%EF%BC%89...

2021-01-31 17:07:45 473

bgskip的博客

原创用握手机制实现跨时钟域同步

原创 Verilog实现异步FIFO