verilog三段式状态机

第一段:格式化描述次态到现态的转移(即current_state <= next_state)
第二段:纯组合逻辑描述状态转移条件(即case(current_state))
第三段:使用时序逻辑得到输出结果。

https://blog.csdn.net/wangkai_2019/article/details/106340307#3.2.5.1%20Simple%20FSM%201%EF%BC%88asynchronous%20reset%EF%BC%89

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