vitis_zcu102_2_Vitis 实现 Bare-Metal 工程

具体方法与 SDK 的 Bare-metal 工程基本一致，详细操作可以参考 zcu102 系列文档。

建立 Vivado 工程

建立基于 zcu102 开发板的 Vivado 工程。

建立 Block Design，添加 Zynq UltraScale+ MPSoc 的 IP

点击 Run Block Automation，自动配置 IP 模块。

双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。

并且在 PS-PL Configuration 页关闭 AXI HPM0 FPD 和 AXI HPM1 FPD

保存 Block Design，Generate Output Products 并且 Create HDL Wrapper，完成后 Sources 窗口如下：

在 Flow Navigator 中选择 Generate Bitstream，等待运行结束。

在 Vivado 菜单栏选择 File > Export > Export Hardware，选中 Include Bitstream，点击 OK 按钮。

导出完成后在 Export to 路径下出现导出的 xsa 文件：

建立 Platform Project

启动 Vitis Software Platform，设置 Workspace 路径后点击 Launch 按钮。