多循环操作状态机

最新推荐文章于 2021-08-19 15:24:42 发布

人无再少年97

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分类专栏： verilog基础文章标签： verilog

本文链接：https://blog.csdn.net/buzhiquxiang/article/details/103152330

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本文介绍如何在Verilog中实现一个多时钟周期的操作状态机，特别是在第一个时钟周期初始化变量，并在第4个时钟周期后重新开始事件控制。文中通过示例代码和仿真波形图说明了如何在reset状态下正确初始化状态机，同时对比了使用常规计数器方法的差异。

摘要由CSDN通过智能技术生成

多个时钟周期上的重复操作

verilog代码如下：在第一个时钟周期，sum初始化第一个值，在第4个时钟周期之后，动作流返回第一个事件控制表达式；disable位于reset中，以确保状态机正常进行初始化。

module add_4cycle(
				output reg [5:0] sum,
				input [3:0] data,
				input clk,
				input reset);
always@(posedge clk)
begin:add_loop
	if(reset==1'b1)
		disable add_loop;
	else
		sum<=data;
	@(posedge clk)
		if(reset==1'b1)
			disable add_loop;
		else
			sum<=sum+data;
	@(posedge clk)
		if(reset==1'b1)
			disable add_loop;
		else
			sum<=sum+data;
	@(posedge clk)
		if(reset==1'b1)
			disable add_loop;
		else
			sum<=sum+data;
end
endmodule

tb代码如下：

module tb();
reg [3:0] data;
reg clk;
reg reset;
wire [5:0] sum;

parameter cycle=20;

initial
begin
	clk=0;
	forever #(cycle/2) clk=~clk;
end

task rst_n(
	input [31:0]rst_time);
begin
	reset=1&#