静态时序分析

最新推荐文章于 2024-09-13 09:27:21 发布
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本文链接：https://blog.csdn.net/buzhiquxiang/article/details/105217911
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本文介绍了静态时序分析中的关键概念，包括时钟周期、组合逻辑延迟、寄存器时钟建立和保持时间等。重点讨论了时钟扭曲，包括正扭曲和负扭曲对建立时间、保持时间的影响，以及如何通过减小时钟扭曲来确保信号满足时钟约束。同时提到了时钟抖动问题，提出了增强时钟抗干扰能力和优化布局布线的策略。
摘要由CSDN通过智能技术生成

在这里插入图片描述
tclk：时钟的最小周期
tcq：寄存器固有的时钟输出延时
tlogic：同步元件之间的组合逻辑延迟
tnet：网线的延迟
tsu：寄存器固有的时钟建立时间
thold：寄存器的保持时间

在建立时间和保持时间都满足的情况下，输入端D处的数据在最坏的传播延时之后被赋值到输出端q
在这里插入图片描述
tclk = tcq +tlogic +tnet + tsu
togic +tnet >=thold

1、时钟扭曲（clock skew）：同源时钟到达两个不同寄存器时钟端的时间差别（时钟路径的静态不匹配以及时钟在负载上的差异造成的）时钟扭曲造成时钟相位的偏移，并不会造成时钟周期的变化，时钟扭曲包括正扭曲和负扭曲。
在这里插入图片描述
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考虑时钟之间的扭曲：
tclk=tcq + tlogic +tnet &#

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