vivado EDIF_EXTRA_SEARCH_PATHS、EQUALIZATION

EDIF_EXTRA_SEARCH_PATHS
此属性定义了Vivado Design Suite在当前文件集上的搜索路径，以
查找设计引用的EDIF文件。
提示：当Vivado设计套件无法执行以下操作时，在实现过程中会出现以下错误
定位与黑盒关联的EDIF网表。这可以通过定义
EDIF_EXTRA_SEARCH_PATHS：
“错误：[Opt 31-30]黑匣子模块11正在驱动原始单元OBUF_inst的引脚I
在现有库中找不到黑匣子。”
架构支持
所有架构。
适用对象
•源文件集（当前文件集）
价值观
•<path_to_edif_file>：指定Vivado工具查找edif的搜索路径
当前文件集正在使用的文件。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property EDIF_EXTRA_SEARCH_PATHS <path_to_edif_file> [current_fileset]

XDC Syntax Example

# Specifies search path for EDIF files

set_property EDIF_EXTRA_SEARCH_PATHS C:/Data/Design1/EDIF [current_fileset]

均衡化
EQUALIZATION可用于差分接收器，实现特定的I/O标准，以
通过传输线克服频率依赖性衰减。
线性接收器均衡在接收器处提供AC增益以补偿
通过传输线的高频损耗。
提示：接收器的均衡可以与发射器的PRE_EMPASIS相结合，以提高
整体信号完整性。
架构支持
UltraScale设备。
适用对象
•端口（get_Ports）
价值
重要提示：EQUALIZATION值没有专门校准。建议运行
模拟以确定特定频率和传输线的最佳设置
设计中的特点。在某些情况下，较低的均衡设置可以提供比
过度均衡。过均衡会降低信号质量，而不是提高信号质量。
EQUALIZATION属性的允许值为：
•惠普I/O银行

• In HP I/O Banks

°

EQ_LEVEL0

°

EQ_LEVEL1

°

EQ_LEVEL2

°

EQ_LEVEL3

°

EQ_LEVEL4

°

EQ_NONE (default)

• In HR I/O Banks

°

EQ_LEVEL0, EQ_LEVEL0_DC_BIAS

°

EQ_LEVEL1, EQ_LEVEL1_DC_BIAS

°

EQ_LEVEL2, EQ_LEVEL2_DC_BIAS

°

EQ_LEVEL3, EQ_LEVEL3_DC_BIAS

°

EQ_LEVEL4, EQ_LEVEL4_DC_BIAS

°

EQ_NONE (default)

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

The EQUALIZATION attribute uses the following syntax in the XDC file:

set_property EQUALIZATION value [get_ports port_name]

Where:

• set_property EQUALIZATION enables linear equalization at the input buffer.

• <Value> is one of the supported EQUALIZATION values for the specified port.

• port_name is an input or bidirectional port connected to a differential buffer.