SYNTH_CHECKPOINT_MODE

在为Vivado IP集成块设计文件（.bd）生成输出产品时，您
可以选择如何与顶层设计协调地综合块设计。
请参阅《Vivado Design Suite用户指南：使用IP设计IP子系统》中的此链接
集成器（UG994）[参考27]以获取更多信息。使用SYNTH_CHECKPOINT_MODE
您可以指定块设计将作为顶层设计的一部分进行合成，
在全球综合过程中。通过将SYNTH_CHECKPOINT_MODE设置为NONE，禁用
生成用于块段设计的OOC合成检查点。
重要提示：当SYNTH_CHECKPOINT_MODE设置为NONE时，Vivado工具会自动设置
将GENERATE_SYNTH_CHECKPOINT属性设置为FALSE或0，以禁用OOC流和
生成BD文件的合成DCP输出产品。

您还可以选择块设计应脱离上下文（OOC）进行合成
其余的设计，通过将SYNTH_CHECKPOINT_MODE属性设置为以下任一值
奇异或层次性：
•SINGULAR规定，块段设计将作为一个单元进行综合，以及
写入单个DCP。在Vivado IDE中，此选项称为上下文外
根据区块设计。
•层次结构规定，将综合块设计中使用的所有IP，以及
写入每个IP的单独DCP文件。在Vivado IDE中，此选项称为
每个IP的上下文不一致。这是默认模式。
如果IP因任何原因被锁定，此属性将变为只读。在这种情况下，您可以
在Vivado IDE中运行报告>报告IP状态，或运行Report_IP_Status Tcl命令
查看IP被锁定的原因。如果不首先更新，您将无法生成DCP
将IP更新到Vivado IP目录中的最新版本。请参阅Vivado设计中的此链接

价值观
•无：表示块设计应与其余部分一起合成
设计。这被称为全球综合。
•单数：表示整个区块设计应作为一个整体进行综合
脱离上下文块。
•分层：表示应综合块设计中使用的每个IP
单独。也就是说，每个IP都应该脱离上下文进行综合，以最大限度地利用
每当需要重新合成时，都会调用合成缓存。这是默认模式。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

The following command examples show setting the various SYNTH_CHECKPOINT_MODE

values, and using the generate_targets Tcl command to create the output.

Global Synthesis:

set_property SYNTH_CHECKPOINT_MODE NONE [get_files <filename>.bd]

generate_target all [get_files <filename>.bd]

OOC per IP:

set_property SYNTH_CHECKPOINT_MODE HIERARCHICAL [get_files <filename>.bd]

generate_target all [get_files <filename>.bd]

OOC per block design:

set_property SYNTH_CHECKPOINT_MODE SINGULAR [get_files <filename>.bd]

generate_target all [get_files <filename>.bd]

Where

• <filename> is the filename of a block design (BD).

XDC Syntax Example

set_property SYNTH_CHECKPOINT_MODE SINGULAR [get_files *.bd]

generate_target all [get_files *.bd]