pcie refclk时钟架构

已于 2023-02-03 15:48:23 修改
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文章标签： 硬件工程 fpga开发
于 2023-02-03 15:48:09 首次发布
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SSC：Spread Spectrum Clocking，扩频时钟

CDR： Clock Data Recovery ，数据时钟恢复

参考链接：

PCIe扫盲——关于PCIe参考时钟的讨论-Felix-电子技术应用-AET-中国科技核心期刊-最丰富的电子设计资源平台 (chinaaet.com)

Timing is Everything: How to optimize clock distribution in PCIe applications - Analog - Technical articles - TI E2E support forums

Common REFCLK Rx Architecture (CC)

Data Clocked Rx Architecture

 Independent REFCLK Architecture (IR)

cleve_mfr
关注
PCIe 参考时钟架构 (Refclk Architecture)
tian362的专栏
05-16 2278
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。对于收发端采用独立参考时钟的方案，其收发端独立使用不同的参考时钟源，无需单独传递时钟，对布局布线的要求更宽松。注意：30 KHz ~ 33 KHz 是指频率随时间周期变化的频率，不是展宽的带宽，带宽为时钟频率的 0.5%。
PCIE 参考时钟架构
weixin_45365488的博客
02-05 6329
首先先看下PCIE架构组件：下图中主要包括了CPU（ROOT COMPLEX），PCIE SWITCH，BUFFER以及一些PCIE ENDPOINT；而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。接着上图的架构，我们来简单看下PCIE时钟的三种架构：Common Clock Architecture：所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时钟之间的传输延迟增量必须要小于等于12ns。通常允许PCIE卡上的时钟线长不大于4inch。
PCIe CLKREQ#管脚是由谁控制的？
最新发布
1042484520@qq.com（邮箱）
08-23 827
PCIe
2.4.8 PCIe——物理逻辑层——REFCLK
知识，既贵，又便宜。
02-12 4975
pcie的参考时钟由板级输入，提供给IP内PHY层的PLL使用，由PLL产生core_clk和pipe_clk。
PCIE调试笔记理解--Refclk
u011393762的博客
05-11 4194
PCIe插槽需要提供参考差分时钟，其频率范围在100MHZ±300ppm。在PCIE IPcore生成过程中含有“Link Control Register”中，“Common Clock Configuration”位 当该位为1时，表示该端与PCIE链路对端设备使用“同相位”的参考时钟（如FPGA与CPU相连，FPGA输入的参考时钟由CPU输出，CPU与FPGA有数据差分线tx/rx连接之外，CPU与FPGA还需要有两根差分时钟线连接）；如果为0，表示该设备与PCIE链路的对端设备使用的参考使用是
DM8168的PCIE2.0使用笔记
好久都没有更新博客喽，工作原因只能总结在内部机上：-（
06-24 3868
1、概述     参考：sprugx8b.pdf          DM816x_AM389x_PCI_Express_Root_Complex_Driver_User_Guide.pdf          DM816x_AM389x_PCI_Express_Endpoint_Boot_Driver_User_Guide.pdf          TMS320dm8168.pdf htt
PCIe Electrical PHY(5)-PCIe的时钟结构
maxwell2ic的博客
04-05 1万+
1.1 常用的时钟结构 Three basic I/O architectures • Common Clock (Synchronous) • Forward Clock (Source Synchronous) • Embedded Clock (Clock Recovery) 1.2 PCIE时钟结构 1.2.1 CC mode(common Refclk Rx Architectu...
如何优化 PCIe 应用中的时钟分配
08-30
随着数据速率的提升，参考时钟需求也在不断提高。本文将重点介绍参考时钟需求。
苹果频率测试软件gen,【技术干货】进行精准的PCIe 4.0时钟抖动测量
weixin_28987735的博客
07-23 1587
原标题：【技术干货】进行精准的PCIe 4.0时钟抖动测量 随着数据传输速率的提升，相关标准也变得越加严苛。PCI-Express标准亦呈现了此趋势，从PCIe Gen3.1的抖动要求为1.0ps RMS开始，到PCIe Gen4.0时，其抖动要求已降为0.5ps RMS。因此，Silicon Labs(亦称芯科科技)最新推出的Si522xx系列频率产生器和Si532xx缓冲器旨在满足并超越PCI...
Tektronix Solution for PCIe 3.0 & 4.0 Link Equalization.pdf
05-28
PCIe参考时钟架构规定了100MHz的时钟（Refclk），要求在发送端和接收端设备上具有超过±300ppm的频率稳定性，并支持三种不同的时钟架构：共享时钟架构（Common）、独立时钟架构（Separate/independent）和数据时钟...
PCIE时钟解说
程序猿徐师兄的博客
03-20 1万+
很多时候有疑问，CLKREQ#是否要接，首先要知道的是，这个信号是可选的，可要可不要。注意，虽说PCIE时钟有三种架构，但是最常用的还是CC架构，无特殊情况，不要使用其他时钟架构，如果真的要使用其他两种架构，也需要严谨评估先。鉴于PCIE时钟要求多且复杂的，故此文章主要鉴于上一篇文章，给出主要的参数要求，其它详细的要求以及测试方法，后续有机会再编写分享。注意：如果硬件电路这个CLKREQ#没接的话，可让BIOS把PCIE中的ASPM的L1状态默认关闭，不然容易出现异常现象。频率：100±0.03MHz。
#PCIE# pcie 的接口信号讲解
那么菜的博客
04-13 2万+
目录 1. 辅助信号列表 1.1、PERST#信号 1.2、REFCLK+和REFCLK-信号 1.3、WAKE#信号 1.4、SMCLK和SMDAT信号 1.5、JTAG信号 1.6、PRSNT1#和PRSNT2#信号 2、数据信号 3、电源 1. 辅助信号列表 1.1、PERST#信号 该信号为全局复位信号，由处理器系统提供（RC），处理器系统需要为PCIe插槽和PCIe设备提供该复位信号。PCIe设备使用该信号复位内部逻辑。当该信号有效时，PCIe设备将进行复位操作。P
PCIe板卡辅助信号解析
非专业业余程序员
08-15 2761
PCIe Add-in卡借助PCIe插槽上的辅助信号，实现了很多系统级的功能，比如唤醒、复位、调试、热插拔等功能。REFCLK-/REFCLK+: 是一组低压差分信号，PCIe主板提供的REFCLK信号必须满足PCIe规范中的要求。PERST#: 信号用于复位PCIe设备，同时也指示了系统主电源的稳定时间。WAKE#: 信号用于给PCIe主机提供复位信号，由PCIe设备驱动，当PCIe主机接收到该信号后，需要向PCIe设备提供主电源和参考时钟，以激活PCIe链路。
【知识分享】PCIe5.0 Tx&Rx 电气设计参数汇总
一只豌豆象的博客
07-11 1774
本文以概述的方式，对PCI Express Base Specification 5.0的电气规范中的关键技术要点进行了串联梳理，旨在增加相关技术指标的可读性，并使之更好地展现给设计者。实际的PCIe规范文档中，电气指标的技术内容很多，感兴趣的工程师，需要仔细阅读文档的内容，以获取更多对设计有帮助的指标要求。
一文搞懂PCIE！
weixin_46969363的博客
04-13 2248
RC接受来自CPU的IO指令，生成对应的PCIe报文，或者接受来自设备的PCIe TLP报文，解析数据传输给CPU或者内存。而 PCIe 3.0 的物理层协议中使用的是 128b/130b 的编码方案。重点在于描述物理层通信协议的速率属性，描述的是链路上传输的原始数据（单Lane的峰值带宽）。金手指（B 对应的是 RX） （A 对应的是 TX） 插槽 （B 对应的是 TX） （A 对应的是 RX）PCIe 通道是 PCIe 总线的组成部分，PCIe 总线包含一条或者多条 PCIe 通道。
PCIe 参考时钟架构 (Refclk Architecture)SRNS和SRIS
cy413026的博客
07-18 1万+
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。但采用 Seoparate Clock 架构的 PCIe 系统，其收发端各自有一个独立的时钟源，消除了时钟线的耦合噪声，其 Jitter Limit 仍采用仿真结果。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。
PCIe系列第一讲、PCIe接口的速度与管脚介绍（注意红字部分讲解KEY是缺口键）
二进制模----细微行动改变影响世界
12-27 1万+
PCIe系列第一讲、PCIe接口的速度与管脚介 学习了一段时间后，决定开始一点点更新PCIe这一系列，虽然学习了一段时间，有些地方可能总结的不好或者有纰漏，还请大家不吝指教，先行谢过！ 还需声明的是，接下来所有的设计硬件的照片，是一款xc7z030ffg676-2的ZYNQ开发板，功能很强大。 一、PCIe的传输速度与链路宽度 PCIe2.0规范于2007年1月5日推出，将PCIe1.0 2.5GT/s的传输速率提高了一倍，每个通道的吞吐率从250MB/..
【Microsemi PolarFire】PCIe学习笔记（一）——PCIe IP核配置
qq_44759410的博客
12-05 2643
根据对GUI的输入生成参考时钟，PCIESS系统的参考时钟使用差分HCSL/LVDS。我这里使用的是PCIE插槽提供的差分100M参考时钟。 根据对GUI的输入生成TxPLL/TxPLL_SSC。通常使用一个频率稳定性大于±300ppm的100MHz时钟(Refclk)。PCIESS块接受100MHz、125MHz或156.25MHz的输入时钟，并将其转换为PCIe Gen1或Gen2的速度。 使用相同的PMA和PCS设置配置请求的通道数量——每个通道和CDRPLL设置的位置。①Port Type：选择
PCIE总线硬件设计篇
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sinat_15677011的博客
07-18 2万+
PCIe总线概述 随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使
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