PCIe Electrical PHY(5)-PCIe的时钟结构

最新推荐文章于 2024-11-02 21:39:27 发布
最新推荐文章于 2024-11-02 21:39:27 发布
阅读量1.5w 收藏 85
点赞数 4
分类专栏： 集成电路 PCIe 文章标签： pci-e sris srns 时钟结构
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/maxwell2ic/article/details/105333717
版权
本文介绍了PCIe的时钟结构，包括Common Clock (CC)模式，其特点是低频分量减小，但要求Tx-Rx传输延迟小于12ns。还探讨了Separate Reference Clocks (SRIS和SRNS)架构，其中SRIS模式下，接收端需处理独立参考时钟带来的相位偏移问题。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.1 常用的时钟结构

Three basic I/O architectures
• Common Clock (Synchronous)
• Forward Clock (Source Synchronous)
• Embedded Clock (Clock Recovery)
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

1.2 PCIE时钟结构

在这里插入图片描述

1.2.1 CC mode(common Refclk Rx Architecture)

在这里插入图片描述

最低0.47元/天 解锁文章
[PCIE5.0] 4.3.9 SRIS
系统固件工程师
03-15 71
1. SRIS模式下，Retimer的延迟会增加，这是由于需要通过弹性存储来调节时钟差异，确保数据正确传输。2. 不同的数据包大小和数据速率会影响Retimer的延迟。例如，较大的数据包（如2048字节）会导致更大的延迟。3. 弹性存储是为了解决时钟不同步问题，但它会引入额外的延迟。动态弹性存储可以根据链接宽度的变化自动调整，帮助减少延迟。4. 设计时需要考虑这些额外的延迟，尤其是在虚拟化环境中使用SRIS时。
【PCIe 总线及设备入门学习专栏 5.2 -- PCIe 的参考时钟 Refclk】
最新发布
CodingCos的博客
12-29 1117
Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。三种 PCIe 参考时钟架构中，Common Clock 是最为常用的一种时钟架构，采用 Common Clock 支持时钟扩频（SSC, Spread Spectrum Clock） 且对参考时钟的要求不如 Separate Clock 方案严苛。Common Clock Architecture (CC)，通用参考时钟架构，
PCIe Electrical PHY(3)-SerDes电路基本结构
maxwell2ic的博客
04-05 1万+
1.1 SERDES电路结构 目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块：TX/RX/PLL/CDR。其中TX/RX完成信号的传输、均衡和接收，PLL产生发射端的时钟，CDR产生接收端的时钟。 均衡电路结构基本上主流厂家均选择在发射端采用FFE，接收端首先通过CTLE进行一定程度的信道补偿，最后将均衡的的主要任务放在DFE上。 随着PAM4调制信号的应用，anal...
PCIE 参考时钟架构
weixin_45365488的博客
02-05 8512
首先先看下PCIE架构组件：下图中主要包括了CPU（ROOT COMPLEX），PCIE SWITCH，BUFFER以及一些PCIE ENDPOINT；而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。接着上图的架构，我们来简单看下PCIE时钟的三种架构：Common Clock Architecture：所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时钟之间的传输延迟增量必须要小于等于12ns。通常允许PCIE卡上的时钟线长不大于4inch。
PCIe 参考时钟架构 (Refclk Architecture)
Geektec的专栏
05-16 3199
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。对于收发端采用独立参考时钟的方案，其收发端独立使用不同的参考时钟源，无需单独传递时钟，对布局布线的要求更宽松。注意：30 KHz ~ 33 KHz 是指频率随时间周期变化的频率，不是展宽的带宽，带宽为时钟频率的 0.5%。
PCIE时钟
巴菲特豆的博客
08-16 3408
Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。
PCIE时钟解说
程序猿徐师兄的博客
03-20 1万+
很多时候有疑问，CLKREQ#是否要接，首先要知道的是，这个信号是可选的，可要可不要。注意，虽说PCIE时钟有三种架构，但是最常用的还是CC架构，无特殊情况，不要使用其他时钟架构，如果真的要使用其他两种架构，也需要严谨评估先。鉴于PCIE时钟要求多且复杂的，故此文章主要鉴于上一篇文章，给出主要的参数要求，其它详细的要求以及测试方法，后续有机会再编写分享。注意：如果硬件电路这个CLKREQ#没接的话，可让BIOS把PCIE中的ASPM的L1状态默认关闭，不然容易出现异常现象。频率：100±0.03MHz。
PCIe时钟与中断
我的博客
09-13 1848
REFCLK-/REFCLK+: 是一组低压差分信号，PCIe主板提供的REFCLK信号必须满足PCIe规范中的要求。PERST#: 信号用于复位PCIe设备，同时也指示了系统主电源的稳定时间。WAKE#: 信号用于给PCIe主机提供复位信号，由PCIe设备驱动，当PCIe主机接收到该信号后，需要向PCIe设备提供主电源和参考时钟，以激活PCIe链路。WAKE#信号也可以和OBFF机制配合使用，当PCIe主机需要调整设备的缓冲行为（如刷新或填充缓冲区）时，可以通过WAKE#信号通知PCIe设备。
PCIe PHYMAC--LTSSM详细讲解
maxwell2ic的博客
08-22 8931
Phy layer框图 Byte striping of Tlp（transaction layer package），dllp（data link layer package），os（ordered set） 下面是典型的tlp，dllp，os的格式。 Ltssm Detect 检测电气连接 Pipe_txdetrx，差分线波形 检测端接阻抗，以确定是否有电气连接 Polling 实现bit lock Polling.active tx在gen1速率下至少发1024个ts1，让对端rx实现b
PCIe Electrical PHY(1)-高速串行信号特性
maxwell2ic的博客
04-05 4079
SerDes从名字上来听，主要功能就是是实现串行解串电路。 但实际上这是SerDes中最容易实现的功能。更重要的是信号串行起来之后遇到的信号衰减、码间串扰、时钟同步等其他问题。 1.1 ISI 首先要理解的是高速串行信号经过信道之后不再是理想的0/1高低电平 下图为不同信道的频域特性，从信号系统的角度看，可以看到传输介质是一个低通系统，并且在通带内信号的幅度响应也不平缓，不同的频率幅度响应不同会导...
PCIe物理层测试描述及SSC传输数据规格计算
02-18
* PCI Express Architecture PHY Electrical Test Considerations Revision 1.1 * PCIe物理层测试指南 * PCIe设备测试标准 PCIe物理层测试描述及SSC传输数据规格计算是对PCIe设备的物理层进行测试和验证的重要内容...
PCIe 通用时钟（Common Clock）和 SRNS（独立参考无源同步） 模式
weixin_41230430的博客
11-02 1581
通用时钟模式（Common Clock）：两端共享相同的参考时钟，数据传输简单，适合短距离或单板系统。SRNS 模式：两端参考时钟独立，适合不能共享参考时钟的场景，增加了系统的灵活性，但也增加了实现的复杂性。两种模式的区别在于是否使用共享参考时钟以及同步方式的不同。在 PCIe 的不同代中，时钟同步机制和抖动要求逐渐提高，因此需要根据具体的应用场合选择合适的时钟模式，以确保数据传输的高效和可靠性。
PCIE GEN4时钟原理图分享
硬件打工仔的专栏
03-05 1268
9FGV0841原理图设计参考，可用作PCIE GEN4时钟输入。
PCIE知识点-022：PCIe 参考时钟结构
IC小鸽的博客
05-28 5122
本文描述了PCIe设计的3种参考时钟结构
PCIe扫盲——关于PCIe参考时钟的讨论
zsmcdut的博客
09-11 1万+
转：http://blog.chinaaet.com/justlxy/p/5100065655 本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述，而是在与之对应的CEM Spec中提及。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，
【硬件】以太网PHY芯片有三个时钟说明
热门推荐
wind
01-14 1万+
硬件以太网PHY芯片有三个时钟，对此进行了梳理： PHY芯片时钟的选择： PHY芯片中有3个时钟, Gtx_clk,Rx_clk ,Tx_clk。 GTX_CLK仅使用在GMII模式下，时钟频率为125M，发送数据时的时钟。 RX_CLK 在GMII和MII模式下均可使用，网络接收数据的时钟。 TX_CLK仅使用在MII模式下，发送数据时的时钟。 与MII接口相比，GMII的数据宽度由4位变为8位...
硬件设计-PCIe时钟抖动测量
whm128的博客
10-26 1366
随着数据传输速率的提升，相关标准也变得越加严苛。PCI-Express 标准亦呈现了此趋势，从PCIe Gen3.1 的抖动要求为1.0ps RMS 开始，到PCIe Gen4.0 时，其抖动要求已降为0.5ps RMS。因此，Silicon Labs（亦称芯科科技）最新推出的Si522xx 系列频率产生器和Si532xx 缓冲器旨在满足并超越PCIe Gen 4.0 标准要求，以协助开发人员设计出市场前沿的产品，占得先机。
PCIE reference clock设计要求
ying544303618的专栏
06-01 3191
否则，如果参考时钟延迟启动或者没有正确启动，可能会导致PCIe总线不稳定，从而影响系统的正常运行。时钟缓冲器：使用专门的时钟缓冲器可以提高PCIe参考时钟的稳定性，降低抖动峰峰值，并且能够控制时钟输出使能的时序，更好地满足PCIe规范的要求。参考时钟启动时间：为避免参考时钟延迟启动，建议在启动电源或重启系统之前，先将参考时钟连接到相应的PCIe设备上，并且确保参考时钟已经开始运行。因此，在设计PCIe设备时，需要尽早考虑参考时钟的启动时序问题，并且按照相关规范进行设计和测试，以确保系统的稳定性和可靠性。
PCIe PHY逻辑升级：8GT/s带宽的关键决策
PCIe 3.0相较于其前代版本2.0，目标是提供双倍的数据传输速率，从PCIe 2.0的5 GT/s提升至8 GT/s。 首先，问题陈述部分明确指出，为了实现8 GT/s的数据速率，必须兼顾高容量制造通道的需求，确保后向兼容性，即使在...
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值