PCIe Electrical PHY(5)-PCIe的时钟结构

最新推荐文章于 2024-08-15 20:57:31 发布
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分类专栏： 集成电路 PCIe 文章标签： pci-e sris srns 时钟结构
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本文链接：https://blog.csdn.net/maxwell2ic/article/details/105333717
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本文介绍了PCIe的时钟结构，包括Common Clock (CC)模式，其特点是低频分量减小，但要求Tx-Rx传输延迟小于12ns。还探讨了Separate Reference Clocks (SRIS和SRNS)架构，其中SRIS模式下，接收端需处理独立参考时钟带来的相位偏移问题。
摘要由CSDN通过智能技术生成

1.1 常用的时钟结构

Three basic I/O architectures
• Common Clock (Synchronous)
• Forward Clock (Source Synchronous)
• Embedded Clock (Clock Recovery)
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1.2 PCIE时钟结构

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1.2.1 CC mode(common Refclk Rx Architecture)

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maxwell2ic
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pg239-pcie-phy
01-18
PCI Express PHY IP Core功能和实现 本资源摘要信息主要介绍了PG239 PCIE PHY IP ...5. PG239 PCIE PHY IP Core可以通过Xilinx的官方网站订购，并提供了灵活的许可模式，方便用户根据自己的需求选择合适的许可方式。
PCIE 参考时钟架构
weixin_45365488的博客
02-05 5359
首先先看下PCIE架构组件：下图中主要包括了CPU（ROOT COMPLEX），PCIE SWITCH，BUFFER以及一些PCIE ENDPOINT；而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。接着上图的架构，我们来简单看下PCIE时钟的三种架构：Common Clock Architecture：所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时钟之间的传输延迟增量必须要小于等于12ns。通常允许PCIE卡上的时钟线长不大于4inch。
PCIe扫盲——关于PCIe参考时钟的讨论
justlxy的博客
05-21 9648
本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述，而是在与之对应的CEM Spec中提及。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，同时提出了PCIe参考时钟的三种架构： 1、Common Refclk (Shared Refclk) Architecture 2、Data Clocked Rx Ar....
PCIe板卡辅助信号解析
最新发布
非专业业余程序员
08-15 1654
PCIe Add-in卡借助PCIe插槽上的辅助信号，实现了很多系统级的功能，比如唤醒、复位、调试、热插拔等功能。REFCLK-/REFCLK+: 是一组低压差分信号，PCIe主板提供的REFCLK信号必须满足PCIe规范中的要求。PERST#: 信号用于复位PCIe设备，同时也指示了系统主电源的稳定时间。WAKE#: 信号用于给PCIe主机提供复位信号，由PCIe设备驱动，当PCIe主机接收到该信号后，需要向PCIe设备提供主电源和参考时钟，以激活PCIe链路。
[PCIe]一个典型的PCIe总线周期
元直的博客
07-16 1770
下图展示了一个典型的PCI总线周期。PCI是同步的，这意味着事件发生在时钟边缘，所以时钟显示在图表的顶部，它的上升边缘用虚线标记，因为这些是信号被输出或采样的时间。
PCIe物理层详细总结-PCIe专题知识（一）
Luckiers的博客
05-01 7069
本文主要对PCIe物理层的组成、功能进行详细的总结，通过图文的方式方便读者快速掌握。物理层是PCIe总线的最底层，将PCIe设备连接在一起。PCIe总线的物理电气特性决定了PCIe链路只能使用端到端的连接方式。PCIe总线的物理层为PCIe设备间的数据通信提供传送介质，为数据传送提供可靠的物理环境，发送端数据链路层(Data Link Layer)的DLLP和TLP报文通过物理层(Physical Layer)发送至接收端的物理层，再传送至接收端的数据链路层。
PCIE时钟解说
程序猿徐师兄的博客
03-20 9696
很多时候有疑问，CLKREQ#是否要接，首先要知道的是，这个信号是可选的，可要可不要。注意，虽说PCIE时钟有三种架构，但是最常用的还是CC架构，无特殊情况，不要使用其他时钟架构，如果真的要使用其他两种架构，也需要严谨评估先。鉴于PCIE时钟要求多且复杂的，故此文章主要鉴于上一篇文章，给出主要的参数要求，其它详细的要求以及测试方法，后续有机会再编写分享。注意：如果硬件电路这个CLKREQ#没接的话，可让BIOS把PCIE中的ASPM的L1状态默认关闭，不然容易出现异常现象。频率：100±0.03MHz。
PCIE时钟
巴菲特豆的博客
08-16 2987
Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。
PCIe 参考时钟架构 (Refclk Architecture)SRNS和SRIS
cy413026的博客
07-18 9396
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。但采用 Seoparate Clock 架构的 PCIe 系统，其收发端各自有一个独立的时钟源，消除了时钟线的耦合噪声，其 Jitter Limit 仍采用仿真结果。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。
PCIe 参考时钟架构 (Refclk Architecture)
热门推荐
MangoPapa
03-04 4万+
PCIe 参考时钟架构介绍，包括 Common Clock, Data Clock, Separate Clock (SRNS & SRIS) 及其 Jitter。
2.4.8 PCIe——物理逻辑层——REFCLK
知识，既贵，又便宜。
02-12 4669
pcie的参考时钟由板级输入，提供给IP内PHY层的PLL使用，由PLL产生core_clk和pipe_clk。
PHY -PCIE-USB-SATA
08-23
PHY层是PCIe规范的一部分，负责物理层的信号传输，包括编码、解码、时钟恢复以及电气特性。PHY接口在PCIe中采用差分信号传输技术，如低压差分信号（LVDS），以降低电磁干扰并提高信号质量。 SATA是一种串行接口，...
pg239-pcie-phy.pdf
02-18
### Xilinx PCIe PHY 设计介绍 #### 章节1：简介 Xilinx® ExpressPHY IP 是一个构建模块型知识产权（IP），它允许在 FPGA 布局中构建 PCI Express® MAC（媒体接入控制层）。Vivado® IP 目录并不允许为所有 ...
MIPI Physical Layers M-PHY D-PHY C-PHY.pdf
06-02
首先，M-PHY是一种嵌入式时钟串行接口技术，具备超高的带宽能力，专门为移动应用的极端性能和低功耗要求而开发。它的设计目标是下一代点对点接口和使用双单工架构的高速组件网络。M-PHY支持从高级相机到高速内存等...
MIPI接口物理层C-PHY与D-PHY比较资料
07-05
从表格中可以看到，C-PHY的数据率最高可达11.4Gbps，而D-PHY的数据率最高可达5Gbps。C-PHY的数据率优势来自于其三相编码技术，可以将数据传输速度提高到2.28倍于信号跳变率。 二、配置比较 C-PHY和D-PHY的配置方式...
PCIe Electrical PHY(3)-SerDes电路基本结构
maxwell2ic的博客
04-05 1万+
1.1 SERDES电路结构 目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块：TX/RX/PLL/CDR。其中TX/RX完成信号的传输、均衡和接收，PLL产生发射端的时钟，CDR产生接收端的时钟。 均衡电路结构基本上主流厂家均选择在发射端采用FFE，接收端首先通过CTLE进行一定程度的信道补偿，最后将均衡的的主要任务放在DFE上。 随着PAM4调制信号的应用，anal...
MIPI D-PHYv2.5笔记（21） -- Forward High-Speed Data Transmission Timing
vivo01的专栏
04-19 1298
数据以正交于时钟的关系被发出，因此时钟信号边沿可以被接收器直接用于采样接收到的数据。发送器要确保在一次burst传输的第一个载荷bit期间，发送一个DDR时钟的上升沿，这样第一个载荷bit能够在这个上升时钟沿上被接收器所采样，第二个载荷bit在下降沿上被采样，随后的数据bits，会在交替的上升沿和下降沿上被采样。
pcie3.0 phy手册
04-30
PCIE 3.0 PHY手册是一份关于PCI Express接口规范的详细文档，主要用于指导集成电路的设计和开发。PHY是物理层的简称，是实现PCIE信号传输的核心芯片之一。PCIE 3.0是当前最新的PCIE规范，其传输速度达到了8GT/s（GigaTransfers per second），比前一代规范提升了2倍。 PCIE 3.0 PHY手册主要包含以下内容： 1. 物理层接口电气规范：定义了PCIE接口的电气特性，包括信号电平、时钟频率、信号波形等。 2. PHY逻辑架构：介绍了PCIE PHY的逻辑功能结构，包括收发器、时钟管理单元、解调器、编码器、定时器等功能单元。 3. PHY参数：包括传输速率、延迟时间、时钟精度、功耗等参数，用于评估PCIE PHY的性能。 4. PHY特性：介绍了PCIE PHY支持的特性，如热插拔、错误检测与纠正、链路宽度自适应等。 5. PHY测试与验证：提供了PCIE PHY测试和验证的方法和流程，包括PHY测试板的设计和制造、测试软件的构建和使用。 PCIE 3.0 PHY手册是PCIE接口规范的重要组成部分，其具有指导作用。设计者可以根据手册中的规范进行芯片设计和开发，并通过测试和验证确保芯片符合规范，保证PCIE接口的性能和可靠性。同时，理解PCIE 3.0 PHY手册也有助于工程师深入了解PCIE接口的原理和工作机制。
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