sdf与timingCheck和后仿真

已于 2023-07-13 15:07:50 修改
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分类专栏： soc验证 (UVM) 时序相关 文章标签： sdf timingCheck 后防
于 2023-06-06 21:30:31 首次发布
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本文链接：https://blog.csdn.net/cy413026/article/details/131075660
版权
文章详细介绍了Verilog中分布式延迟、specify块的使用、SDF文件格式以及时序检查的概念，包括setup/hold时间、负值延迟和互连线延迟。specify用于描述模块路径延迟，SDF文件用于存储路径延迟和时序约束，而负值延迟可能出现在时序器件内部时序分析中。
摘要由CSDN通过智能技术生成

目录

1.Distributed delays

2.specify--endspecify

1.1 specify内部语法

2.sdf

2.1 sdf的格式

3.timingCheck和网表后仿真

4.关于负值delay

5. 关于interConnect delay

可以参考：

HDL抽象等级 仿真模型 网表 delay speicfy与sdf_cy413026的博客-CSDN博客

sdf和 module 里面的specify--endspecify都可以对路径延时进行赋值和检查；HDL语言中的‘#()’也可以描述延时【叫做Distributed delays】，但不能检查timing。

timing检查项可以包括 setup/hold/ recovery/ skew/ width period等。

这三种形式在描述延时 都有下面的结构：

(min:typ:max)

分别是最小，典型和最大延时，可以没有typ延时(min::max),可以只有最大(::max),也可以只有一个延时值(xxx),此时认为min/typ/max都是xxx。

如果出现(a,b)括号中用','隔开则一般表示上升沿delay为a，下降沿delay为b。

1.Distributed delays

下面两图就描述了使用 '# delay' ，来体现gate，net等时延。摘自：

Verilog中的specify block和timing check

2.specify--endspecify

其中spe

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cy413026
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专栏目录
后仿真中《SDF反标必懂连载篇》之 反向提取SDF反标延迟
那么菜的博客
07-11 359
我们知道，我们在完成SDF时序反标之后，首先要做的事情：检查sdfannotation 文件。因为，通常以为小事一桩的某个反标路径，可能在后期时序仿真过程中，埋下陷阱。那么，回归主题：有时候，我们在debug 时序采样问题的时候，需要检查某个时序器件的时序反标信息数据。第二步： 执行 report_timing -file U130.timing.rpt tb_top.macinst.U130。今天，整理一下最近工作中遇到的一个问题，及解决问题的办法，仅分享给大家。今天，不妨尝试如下的方法。
后仿真中《SDF反标必懂连载篇》之 Negative Delay 问题
那么菜的博客
07-23 286
今天，学习一下SDF文件中的负数延时问题。比如下面的图片中的SETUPHOLD 中的hold time 为负数。
后仿真SDF 分析参考
01-22
后仿真glitch 分析。。。。。。竞争冒险原因。。。。。。。。。。。。。
后仿真中的 《specify/endspecify block》之（4）$width, $period 时序检查
那么菜的博客
06-22 145
period 用于检查边沿触发事件 ref_event 到下一个同向跳变沿之间的时间，常用于时钟周期的检查。如果两次同向跳边沿之间的时间小于 time_limit，则报告中会打印 violation。$width 用于检查边沿触发事件 ref_event 到下一个反向跳变沿之间的时间，常用于脉冲宽度的检查。有些数字设计，例如 flash 存储器，还需要对脉冲宽度或周期进行检查，为此 Verilog 分别提供了系统任务 $width 和 $period。
specify
diyizhi7673的博客
03-03 897
检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。 （1）延迟类型 ·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。 ·集总延迟：定义在每个独立模块基础上，表面看来像是模块输出门的当延迟。它比分布延迟更容易建模。 ·引脚到引脚（即路径）的延迟：分别把延迟赋给模块中从每个输...
后仿真中的 《specify/endspecify block》之（5）使用specify进行时序仿真
那么菜的博客
06-22 953
前面我们学习了specify...endspecify 具体是什么东西。今天，我们使用specify block 中定义的延时，来进行一次仿真。看看到底是背后如何运转的呢。
后仿真中《SDF反标必懂连载篇》之 多个SDF 文件反标疑问
那么菜的博客
07-02 912
门级网表又分为，pr前和pr后，后端做完布局布线之后的，修改好timing的网表称为带时序的pr网表，pr网表进行仿真时，后端布局布线之后由“QRC”出spef，通过PT生成sdf，sdf文件中会把布局布线过程中器件延时和线延时记录下来，我们需要sdf文件用来告诉仿真工具真正的timing信息，仿真工具改变元件的默认timing。设计经过综合之后会生成门级网表，在门级网表里面包含了时序信息，这时的验证称之为后仿，除了验证功能是否满足，还要验证时序是否有违例的情况。但是PT工具在这里帮了大忙。
Timing Check Tasks
weixin_30402343的博客
11-19 134
Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: Language Reference Manual section § 14.5. Simpli...
后仿sdf
qq_33473931的博客
07-31 1672
一般会现在跑两个corner ： ss 和ff常见的选择：电压：0.81v 低电压 （标准电压是0.9v，低电压为-10%）温度 ： -40摄氏度C ：只考虑电容影响（只有射频才会可能考虑R电阻的影响）worst ：最差的延时情况MAXIMUM :cell的最大延时用于分析setup 违例电压：0.99v 高电压 （标准电压是0.9v，低电压为+10%）温度 ： 125摄氏度C ：只考虑电容影响（只有射频才会可能考虑R电阻的影响）
一文讲透芯片后仿中的SDF
笨蛋大乌龟的博客
05-07 8981
但是0-1，1-0的延时都缺省，后面四个括号分别对应0Z，Z1，1Z，Z0 ，这种语法SDF3.0是支持的，annotator工具反标的时候就不会替换verilog specify的0-1,1-0转换延迟值。用来叠加在verilog specify中的延时数据上的，increment delays 是存在负数的情况的，叠加后的延时若是负数的话，某些EDA工具可能不支持或者直接轻质延时为0。示例中，recovery time为1.5个time unit，removal time为0.8个time unit。
sdf
ahr7882的博客
09-13 1354
SDF(Standard Delay Format)是一种存储timing data的文件，其中的数据是tool-independent的 可以包括： 1)Delay: module path, device, interconnect, port 2)Timing checks: setup, hold, recovery, removal, skew, width, perio...
SDFviewer 打开SDF数据库文件工具
03-20
可以查看,编辑 移动设备上的sqlce数据库sdf文件。
SDF (Standard Delay Format Specification) Version 2.1
最新发布
08-23
文档中提到，2.1版本的SDF规范与2.0版本相比，主要区别在于： 去除不一致性： 语义讨论扩展： 语法描述优化： BNF符号变更： SDF版本条目要求： 路径脉冲和全局路径脉冲： 端口实例说明改进： 时序检查条件限制： ...
FPGA后仿真流程
06-21
- 在Xilinx FPGA设计中，通常使用ISE（Integrated Software Environment）进行综合和实现，而ModelSim作为仿真工具，用于行为级、RTL级和后仿真。 3. **仿真阶段**： - **行为级仿真**：主要用于验证电路框架和...
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10-27
sdf和spef文件详解
Timing Check -- Timing signoff env
sinat_27691203的博客
07-28 2170
静态时序分析，对做完pr后的netlist进行同步时钟的timingcheck。如下图所示，为传统STA的流程图，其实通俗的讲，就是利用工具和输入键，定好一个spec，如果工具最终吐出来的报告满足我们的要求，那就属于pass，否则就需要进行eco迭代。......
后仿真中《SDF反标必懂连载篇》之 SDF 文件由来
那么菜的博客
06-15 883
STA产生SDF的过程中，可以把异步接口部分的时序检查禁止掉（通过放松检查时间），比如2-DFF的同步逻辑中的第一级DFF的setup和hold检查。连线的延迟信息不多说，单元的延迟通常是根据单元时序库（timing library）中定义的timing arc，从电路图形中间接提取计算出来的，而这些timing arc，要和仿真模型中（specify block）定义的io path要一一对应，在反标过程中才能标注成功。所以用电路的真实时序信息标注的过程，其实是一个覆盖默认时序信息的过程，所以也叫反标。
timing verification---setup timing check
mikiah的专栏
08-30 4970
The setup check can be mathematically expressed as: Tlaunch + Tck2q + Tdp where Tlaunch is the delay of the clock tree of the launch flip-flop UFF0, Tdp is the delay of the combinational logic data
芯片后仿的sdf文件是什么
05-31
SDF（Standard Delay Format）文件是一种标准的时序模型格式，用于描述数字电路的时序行为。在数字电路设计中，为了确保电路的正确性，需要对电路进行时序分析，以保证电路在各种情况下的时序行为符合要求。SDF文件就是用来描述电路的时序行为的，它包含了电路的时序信息，包括时钟周期、时钟延迟、信号传播延迟等等。 在芯片设计中，设计人员通常会通过仿真来验证电路的正确性。芯片后仿的SDF文件就是从仿真数据中生成的，它包含了电路的时序信息，可以用于后续的时序分析和优化。在芯片后仿中，生成SDF文件是一个非常重要的步骤，因为它可以帮助设计人员更好地理解和分析电路的时序行为，从而优化电路的性能和功耗。
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