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可以参考:
HDL抽象等级 仿真模型 网表 delay speicfy与sdf_cy413026的博客-CSDN博客
sdf和 module 里面的specify--endspecify都可以对路径延时进行赋值和检查;HDL语言中的‘#()’也可以描述延时【叫做Distributed delays】,但不能检查timing。
timing检查项可以包括 setup/hold/ recovery/ skew/ width period等。
这三种形式在描述延时 都有下面的结构:
(min:typ:max)
分别是最小,典型和最大延时,可以没有typ延时(min::max),可以只有最大(::max),也可以只有一个延时值(xxx),此时认为min/typ/max都是xxx。
如果出现(a,b)括号中用','隔开则一般表示上升沿delay为a,下降沿delay为b。
1.Distributed delays
下面两图就描述了使用 '# delay' ,来体现gate,net等时延。摘自:
Verilog中的specify block和timing check
2.specify--endspecify
其中spe