hardMacro的后防和后端处理

目录

1.hardMacro及仿真模型

2.后防该怎么做及遇到的问题

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1.hardMacro及仿真模型

        在芯片设计中在使用第三方IP时 会有vonder提供hard Macro IP的情况。什么是hard Macro呢？就是vonder最终提供的是GDS(设计版图)文件给后端。

        GDS文件包含了芯片实现的所有信息，包括使用的元器件，布局，布线芯片结构、形状和层次结构等信息。

        比如常见的各种第三方PHY，vonder都是以GDS交付的，所以后面就以PHY为例说明。除了GDS文件，为了仿真，vonder一般会提供：

• xxx_gtech.v 

        用于前防的verilog仿真模型，通常不是RTL的形式而是gtech网表的形式。【gtech是一种和工艺无关的通用网表】

        这种网表没有延迟信息(即没有specify语句),也不可综合。

• xxx_gate_level.v + xxx.sdf

        这两个文件用于验证后防。gate_level.v 是有specify的且和sdf匹配。但是这种门级的网表是不可综合的。 

        上面提到给仿真提供的文件，实际上给后端的除了GDS文件，还会给lib文件(lib可自行转db)。为什么要给lib文件呢？

        是因为后端要用lib里的信息完成PHY与设计中外围的数字逻辑的布线和收timing。所以会看到在后端给的final netlist+sdf里 会有PHY的部分。sdf中PHY的部分仔细看就会发现只有PHY的pin与