pcie RX lane margining

已于 2023-07-21 19:39:50 修改
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分类专栏： # PCIE专题 文章标签： PCIE laneMargining
于 2023-07-21 19:39:00 首次发布
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本文链接：https://blog.csdn.net/cy413026/article/details/131858215
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LaneMargining是PCIe4.0协议中的一个重要特性，它允许系统设计者在不增加额外硬件成本的情况下评估16GT/s数据速率下的信号质量。通过调整RX端的采样点并分析眼图的宽度和高度，设计师可以确定信号的margin，从而优化系统性能，应对信道损耗和噪声。此功能在PCIe5.0和6.0中继续应用，尽管编码方式有所改变。
摘要由CSDN通过智能技术生成

  什么是lane margining      

        随着带宽的增加 特别是在PCIE 4.0以后，带宽增加到了16GT/s，设计者对掌握整体链路运行情况的需求大大增加了，系统设计者需要知道在他们的设计中实际有信号余量，以便在考虑信道损失限制的同时，完全挤出16GT/s的性能。

        因此在PCIE 4.0 协议给出了标准化的，并强制要求它用于支持16GT/s及以上的端口RX lane margining特性。该特性运行在pcie RX端的L0 power state。

        RX lane margining允许在PCIe设备上有效地评估系统的margin，而不需要任何额外的设置和硬件开销。

        PCIe控制器从PHY接收器获取margin信息，此时pcie运行在16GT/s的数据速率下，同时处在L0 link state下。通过使用lane margin控制和错误报告功能，控制器通过评估接收机眼宽度（时间）和眼高度（信号振幅-电压）来确定系统的每个PCIe lane的margin。这允许在PCIe设备上有效地评估系统的margin，而不需要任何额外的设置。

lane margining的实现

        PCIe 4.0规范为每个lane定义了两个寄存器，以在RX端实现lane margin：在每个端口中都有Lane Margin Control Register and Lane Margin Status Register。Lane Margin Control Register可以控制负责移动采样点的命令，然后使用Lane Margin Status Register读取响应。移动采样点的命令将在Control SKP OS(orderd sets)中发送,如图1 (a)所示，而对于PIPE接口，该命令不是通过SKP OS&

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cy413026
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