pcie5.0 spec学习1.5----lane margining

最新推荐文章于 2024-07-11 09:00:00 发布
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Rx的Lane Margining是GEN4才有的新特性，16G及以上的port或伪port（retimer）上必须支持此特性。链路处于L0的时候，系统软件可以获取RX目标lane的Lane Margining。margin信息包含电压和timing。16G速率的时候，timing必选，电压可选；而32G下两者都必选。

RX在L0时会收到Margin Command，而后便开始Lane Margining。Lane Margining会在三种情况下结束：接收到Go to Normal Settings command；链路改变速率；链路退出L0或recovery。lane margining在特定错误发生时也可以选择性结束。链路在recovery中做不相关采样（in Recovery for independent samplers）时允许暂停。

软件使用每个端口(Downstream或Upstream)上每条lane的Margining Lane Control Register和Margining Lane Status Register来发送Margin命令并获取对应port rx的margin状态信息。

待续

wqh_硬件菜鸟
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