CSI及CPHY的学习知识点

cy413026

已于 2023-11-13 17:52:33 修改

阅读量2.3k

点赞数 2

分类专栏： soc低速串口和音视频接口文章标签： CSI/CPHY

于 2023-09-21 11:45:55 首次发布

本文链接：https://blog.csdn.net/cy413026/article/details/133130068

版权

soc低速串口和音视频接口专栏收录该内容

23 篇文章 23 订阅

订阅专栏

0.CSI早期只有DPHY可用

CSI-2 v1.3及之后版本提供了更高的接口带宽和更好的通道布局灵活性。从CSI-2 V1.3开始引入了C-PHY 1.0（C-PHY 1.0是MIPI联盟于2014年9月发布的新物理接口)，能够兼容之前的D-PHY v1.2版本。

在CSI-2 V1.2及以前都只能用DPHY传输csi数据。

1.CPHY不需要line coding

8b/10b这些线路编码是不需要的，CPHY的三线编码本身就解决了连续0/1的情况。

2.CPHY的三线编码使用线态跳变传递信息的

有六个线态(wire state),每一个当前线态都可以跳变到另外5个线态。每一次跳变对应3bit symbol【跳变有5种可能，用3bit表示，所以3bit数有不用的】，每7个symbol对应16bit原始数据。可以理解为7个symbol需要3线共传输21bit，共传输16bit原始数据。16/21=76%.比DPHY的50%效率要高【两个差分bit传1bit原始数据】。

线态之间有5种变化，所以最多能传输log2(5)=2.3219bit数据，连续7个跳变最多能传输log2(5)×7=16.2533bit数据，所以选择用7个symbol表示16bit数据

每一个symbol是由线态跳变来表示的，线态跳变用3bit表示bit[2:0],其中3bit有不同的含义

bit[2]:表示只有线态正负之间的跳变，其他不变，+x与-x之间，+y与-y之间。此时bit[1:0]=2'b00

bit[1]: 0表示线态跳变是逆时针，1表示顺时针

bit[0]: 1表示线态之间极性发生变化，且线态xyz也发生了变化

3.CPHY也正是通过线态的电压改变完成了时钟恢复

无论何时，线上传输的相邻线态【wire state】都是不同的，而正是线态的变化对应为编码数据，同时由不停的变化可以方便的恢复时钟

当前线态由当前symbol和上一个线态共同决定。

由于每条lane都可以独立的恢复时钟，当多lane同时传输时，各自使用自己恢复的clk会有不同步的问题，所以在controller里面给每条lane加了Elast buff。

DPHY和对应的协议层都是使用同一个clk，是不是RX接收端多lane也是同步的???

3.1 wordClkHS和symbolClkHs

wordClkHS是16bit或32bit待mapping数据流 T/RxDataHS的时钟。在TX端由protocol输出给CPHY。在Rx端由CPHY输出给protocol。

CPHY协议建议多lane使用同一个TxwordClkHs，在Rx由于各lane独自时钟恢复所以每条lane都会输出给protocol一个RxWordClkHS。在protocol处理中会用Elast Buff去除不同wordHsClk的skew。将多lane数据同步到同一wordClkHs

symbolClk是16/32bit DATA Mapping到7-symbol用的clk，一个symbolClk周期就是一个3bit symbol的周期。所以symbolClk=7(14)*wordClkHs.

symbolClk在Tx由protocl传给CPHY【PPI接口】，协议建议所有lane使用相同的symbolClk，但如果不同symbolCLK的skew在要求之内，可以不用相同；在Rx端SymbolClkHs就是CDR恢复的时钟。分频得到对应lane的WordClkHs

4.CPHY基本上完全重用DPHY的低功耗模式

异步escape传输和LP mode和DPHY一样，Escape和control mode信号和DPHY PPI一致，除了没有clklane的ulps相关信号

5.无需clklane，所以正反向传输可以达到相同的速率，DPHY反向速率是正向最大1/4

6.HS mode两边都端接，LP是单端且无端接

7.LP或ESC是三线是什么状态

虽然有三根线，但是为了保证和DPHY一致，只有4个状态是有效的。除了LP-111外，Line-B都是0.

8.和DPHY相同的HS/LP/LPCD

9.PPI接口大部分和DPHY的PPI复用，会有一些特殊

cphy ppi的DataHs可以支持16bit也可以支持32bit，对应wordClkHs【DPHY是ByteClkHs】是symbolClkHs的1/7和1/14.
CPHY比DPHY多了2bit的T/RxWordValidHS[1:0],0bit表示DataHs[15:0]有效，1bit表示DataHS[31:16]有效。
CPHY可以选择只支持16bit Data或32bitdata，也可以同时支持16/32bit可配----TxDataWidthHs
多了发送同步及同步类型选择TxSendSyncHs[1:0], TxSyncTypeHS0[2:0]和TxSyncTypeHS1[2:0]-------Rx增加对应的信号
Rx多了一个RxInvalidCodeHS[1:0]：用来表示收到的连续7个symbol不是有效symbol。在syncWord和ALP时无效
多了ALP code发送和ALP类型选择以及ALP Nibble data三组信号TxSendALPHS[1:0], TxALPCodeHS0/1[3:0]和TxALPNibble0/1[3:0]------Rx增加对应的信号
SyncWord和ALP是32bit还是16bit和DataHS的规格一致
Escape信号和DPHY一致
control mode比DPHY少了clklane的ulps信号，多了一个ALPWakeState[2:0]：ALP-暂停唤醒线态，配置ALP-暂停唤醒状态时线态值。默认为+x。

10.HS的同步及同步类型

如果是32bit的dataHS，为什么会有TxSendSyncHs[1:0]两bit ？

原因在于16bit的syncword有可能在dataHS的低16bit，也有可能在高16bit。对应需要两个TxSyncTypeHS0/1[2:0]

syncWord都是16bit，会不会出现连续发送的情况？这时候2bit的SendSyncHs都会有效？

TxSyncTypeHS 如下图有5种类型的syncword。

在一次burst传输中第一个syncWord必须是"3444443",后续的syncWord可以任意配置上表中的5个值。所以一次Burst传输中可以发送不同类型的syncWord。

TxSendSyncHS[1:0]:两种情况下发送syncWord：

用发送的syncWord来分开packet header的副本
在HS data发送之前即SOT阶段发送syncWord

对应Rx也有两种情况：

在RxActiveHS上升沿拉高一个RxWordClkHS
在收到冗余packet headers之前拉高

11.ALP和FBTA，CPHY 1.2/DPHY 3.0特性

CPHY v1.2有ALP，但DPHY v1.2是没有的。在CPHY v2.0还增加了在HS mode下快速进行bus trun-around的流程，FBTA。 DPHY V3.0上开始支持ALP和FBA。

11.1 ALP

11.1.1 什么是ALP? 和LP有何区别？为什么要增加ALP? 答案如下：

ALP：alternative low power 【备用低功耗】.ALP是HSmode下的一种低功耗，可以使Lane和PHY不用进入LP mode，而降低功耗。这么做的好处是能够快速的进行ALP和HS data bursts传输的切换。

正常情况下HS的data burst传输之间是要回到LP111 stop state这种standby状态。一个Burst传输完成要走EOT，拉起LP-111 stop state的，然后进入control mode。而ALP mode就不要走EOT，也不用拉高LP-111，而是另外一个流程快速进入ALP-PAUSE状态。还有ALP和HS使用相同的电平，可以简化电路，不排除以后版本不在支持LP mode。

ALP-PAUSE又分为ALP-PAUSE STOP和ALP-PAUSE ULPS，这两个状态和LP mode 的stop state和ulps是类似的。

ALP-PAUSE时，线态为VA=VB=VC 且 $V_{OD\_AB}=V_{OD\_BC}=V_{OD\_CA}$

11.1.2 ALP code

上表给出了PPI ALP code及对应的seven-Symbol序列【需要注意的是和HS data不同，这里不是16mapping到seven-Symbol，而是4bit mapping】。同时给出了和LP及Escape mode相应的序列

11.1.3 在HS传输ALP的示例及状态转换

一次完整的HS到ALP在到HS的过程如下：

HS data传输----->Post1------>ALP command---->Post2----- >ALP-Pause mode----->ALP-Pause Wake----->Preamble------>sync------>HS data
这个过程可以类比 HS data传输---->LP command---->Escape---->LP command ----->HS data传输的过程

一次完整的ALP到ALP command再到ALP的过程如下：

ALP-Pause Wake----->Preamble------>ALP command---->Post2----- >ALP-Pause mode----->ALP-Pause Wake
这个过程可类比Escape----->LP command----->Escape----->LP command

从上面过程来看有几个结论：

ALP-Pause Wake之后都紧跟着Preamble
进入ALP-Pause之前都要发送Post2
从ALP-Pause退出先进入Wake状态，在该状态停留一段时间【上图Wake的线态是+x，实际可以配置为6个线态的任意一个】
从ALP-pause到HS data传输要重新sync
HS data到ALP command中间要有Post1【下图也有HS直接进入ALP command的，此时因该是HS data没有发送完毕】

11.1.4 ALP相关的TX和RX端信号：

TxSendALPHS[1:0] :在HS mode，该信号拉起时，开始传输ALP code。此时会忽略DataHs上的数据，而选择TxALPCodeHS0/1[3:0]上的4bit的ALP code。

TxALPCodeHS0/1[3:0]：4bit ALP code。【ALPCode不为4'b1010时，直接发送ALPCode的seven-symbol;ALPCode=4'b1010时，发送的是由TxALPNibble0/1[3:0]确定的 $S_104444S_0$ 】

TxALPNibble0/1[3:0]:在HS发送，TxSendALPHS有效且TxALPCodeHS0/1[3:0]=4'b1010的时候用来选择Nibble code的seven-symbol的第1和第7个symbol【即11.1.2节 ALP code中 LPDT Nibble code的s0和s1】。其中S0和S1的编码如下【TxALPNibble0/1[3:0]就是下表的Data列，取值0-0xF】：

之所以有0/1的选择是为了和dataHS是一拍16bit还是一拍32bit保持一致。比如说当前是32bit的dataHS，当前的TxWordValidHS[1:0]=2'b01, TxSendALPHS[1:0]=2'b10,则此时：

DataHS[15:0]需要被TX正确发送
DataHs[31:16]不会被发送，而是选择TxALPCodeHS1[3:0]或LPDT Nibbie code来发送。

对应的Rx端信号为：

RxALPValidHS[1:0]：表示Rx收到了7-symbol的ALP code。一般在以下三种情况下拉高：

在normal HS preamble后面【由11.1.3节ALP的示例图可见，preamble后面不一定全是ALP command】
在Hs burst的POST1之后【由11.1.3节ALP的示例图可见】
在calibration preamble后面【11.1.3节ALP的示例并没有列出这种情况】

11.1.5 什么时候发起ALP？

TODO，这个应该在protocol里面描述？

11.2 FBTA

TODO，没有细看，需要在CPHY的v2.0版本查看。

12.和DPHY一样PPI TX的data支持反压，PPI RX不支持反压

13.Reserved

14.所有lane最低支持前向HS和escape

15.HS传输16bit整数倍数据，LP传输8bit整数倍数据【确切说是LPDT】

16.从16bit到7symbol的mapper和demapper以及symbol到wire state的编解码

都可以在C-PHY specification_v1.2.pdf的第六章global operation上找到，这里不在展开

17.LP也只有4个状态

和DPHY的LP一样都只有4个状态LP-000，LP-001，LP-100，LP-111,DPHY是LP00/01/10/11.如果当期是HS传输，对于LP-RX来说会把250±250/2mv的HS信号都识别为LP-000【DPHY也是类似】。

除了stop state LP-111之外，Line-B都是0，所以Escape的时钟可以XOR line-A and line-C得到

18.Post1/2,sync word, preamble

基本上Post1/2和SOT的normal data preamble都是为了RX能够提前恢复稳定的clk或者多保持一段时间的clk

18.1 Post1

Post1:是packet Data的结尾标识，是长度可配的7-symbol，7-symbol是连续的7个"4".该post1不作为sync使用。另一个用途是为了在packet data传输完毕，继续传递时钟信息一段时间，用于Rx PHY和protocol处理完packet。

18.2 Post2

Post2：进入ALP-Pause前标识码，前面只能是ALP的stop code和ULPS code。是一个到最多64个7-symbol的"4"

用于提供足够多的时钟来让Rx处理Stop code或ULPS code，并让Rx做好进入ALP-Pause stop/ulps的准备

18.3 sync Word

sync Word：用作同步和分割冗余PH。用作同步时跟在Preamble后面。是一个7-symbol为"3-4-4-4-4-4-x"。TX发送时，最后一个symbol是确定的【最先发送】，但RX检测到5个连续的"4-4-4-4-4"后面接着一个"3"时就可以完成同步，而不关心最开始接收的"x"

x可以时0，1，2，3，4这5种取值，对应5种SyncType，可参考第10条"HS的同步及同步类型"的描述

【High-Speed data transmission occurs in bursts. To aid receiver synchronization, data bursts shall be extended on the transmitter side with a Preamble and Post sequence.】

上面一段CPHY spec原文虽然说前导码和Post seq用于sync，实际只有专用sync word用于同步

18.4 Preamble

18.4.1 data burst(normal) preamble

为了提前让RX恢复稳定的CLK，除此之外还没找到其他用途

Preamble:前导码分别为两种，一种是带中间可编程序列的；另外一种是不带中间可编程序列。如下：

带中间可编程序列持续时间为t3-PREBEGIN+t3-PROGSEQ+t3-PREEND，其中中间可编程序列持续时间为t3-PROGSEQ,序列可配置。PREBEGIN和PREEND期间发的都是7-symbol "3"

不带中间可编程序列续时间为t3-PREBEGIN+t3-PREEND，PREBEGIN和PREEND期间发的都是7-symbol "3"

CPHY的SOT过程是一定包含前导码的，DPHY只有SOT+校准才会有校准码

18.4.2 calibration preamble

和normal preamble的区别在于，calibration preamble是7-symbol的"1".另外在calibration preamble后半段可以自定义其他序列。所以三种情况如下：

Calibration preambile+syncWord
Calibration preambile+ASID+AS(Alternate Sequence)+syncWord
Calibration preambile+UDID+UD(User-Defined Sequence)+syncWord

normal preamble和calibration preamble后面都可以跟着syncWord，然后开始发送HS burst data。

其中ASID是7-symbol的0x3333333；UDID是7-symbol的0x3333313。

Alternate Sequence是由16位线性移位寄存器输出值经过mapped和encoded之后输出的线态序列，生成多项式位x0+x5+x9

User-Defined Sequence是可以用户定义的序列，但应避免使用Sync Word和Post码。

AS和UD都是以7-symbol为单位，长度1-2048个7-symbol

19.bit order 字符顺序

在描述7-symbol和其他序列时都是按照MSB在左边。但LSB先发送，MSB后发送。

7-symbol：[s6s5s4s3s2s1s0],其中s0先被Tx发送，先被Rx接收。

上面的规则是通用规则，CPHY/DPHY都是遵守该规则。

20.上电初始化

20.1 LP initialization

上电之后，master PHY会被系统或PPI接口初始化，此时需要master PHY驱动LP-111 stop state超过Tinit时间。需要注意的是第一个持续超过Tinit的stop state 才是初始化period。

slave PHY是在上电后第一个超过Tinit的stop state，才被认为完成初始化。在没有检测到第一个超过Tinit的stop state之前，所有的line state都会被忽略。多lane配置，要同时初始化。

slave只在上电之后初始化，并在检测到LP-111持续超过Tinit时间后认为初始化完成。并不是说在PHY 上电初始化完成之后，不能在LP-111停留超过Tinit时间。正常运行状态下，很容易出现在LP-111这种standBy状态停留超过Tinit时长【比如Burst间隙，行消隐区】，但此时slave是不会重新进入初始化的。如果在上电初始化之后PHY出了问题，可以走复位流程，复位流程解决不了问题，就需要下电再走上电初始化。

20.2 ALP initialization

和LP初始化的区别是master PHY发送的是ALP Stop Code和Post2之后，保持ALP-Pause Stop state超过Tinit时间，slave PHY就完成了初始化。master PHY是靠系统或PPI来初始化。

slave在initialization period之前只会响应Preamble，ALP Stop Code，Post2和syncWord，其他的都不做处理

其他情况和LP 初始化情况相同

21. CPHY可以只支持LP 和 ALP中的一种

CPHY可以同时支持ALP和LP，也可以只支持ALP或LP中的一种【spec上没找到相关明确说明,但有这样的产品】。

22.LVHS和normal HS

CPHY的HS传输有两种电压规格，分别是LVHS(low-Voltage)和normal HS。相比与normal HS，LVHS有更低的 $V_{CPTX}$ 和更小的 $\left |V_{OD} \right |$ . RX不区分LVHS和normal HS。TX可以选择支持LVHS和normal HS其中一种或都支持。

其中

$V_{CPTX}=\frac{V_{A}+V_{B}+V_{C}}{3}$

$\left |V_{OD} \right |=max\begin{Bmatrix} |V_{OD-AB}|, |V_{OD-AC}|, |V_{OD-BC}| \end{Bmatrix}$

$\left |V_{OD-AB} \right |= |V_{A}-V_{B}|$

23.内建测试电路Built-In Test Circuitry

CPHY内有一些Test电路，在内部生成PRBS伪随机二进制序列在Tx端发送，Rx端接收，同时Rx端生成相同的PRBS与接收PRBS做比对，同时可以统计wordErr Rate。如果在Rx端在实现PRBS的16 mapping 7-symbol和编码功能可以在Rx端做到symbol级别的错误统计，但意义不大。

内建测试是通过CCI(I2C/I3C)接口配置和观察寄存器的。当然这些接口是可以转为Jtag或AHB/APB接口的。

DPHY没有看到相关的的内建测试。

24.CPHY提到了对光传输link的支持

25.CPHY支持大于3lane，最少1lane

协议中没有说最多是3lane，也没有对最大lane数做过限制

26. Calibration

首先无论是DPHY还是CPHY的校准都是为了解决延时与对齐的问题。DPHY的校准有共同的参考标准，就是要求所有dataLane都与clkLane校准，de-skew。这样保证在clk变化沿可以正确采样数据。

而CPHY是各条lane独立的。协议中这么描述校准：在较⾼的符号率下，校准接收器中的延迟电路很有⽤。此校准可补偿因⼯艺、电压和温度⽽导致的接收器电路的⾃然变化

27.csi的localBus

csiRx controller的输出接口包含dpi接口和localBus接口

CsiTx controller的输入视频也可以是dpi接口或localBus

特别是对于csiRx controller输出的视频数据一般不会直接用于显示，所以很多情况下不用dpi接口，而是用可以支持burst传输的localBus接口，因为csi是burst传输，所以直接输出localBus会更简单，还不用行buff来重建dpi sync timing

重要的是dpi接口对多VC支持不够好，只能帧与帧之间切换VC

localBus也是分长短包的，格式上和CPHY的长短包有些区别。

500.CSI实际传输是以packet为单位

虽然CPHY单lane传输的最小单位是16bit，但是实际协议层是以packet为单位传输数据的。在协议层看到的是一次传输一个或多个Packets。对于每条lane 一次HS Transmission【或者说一次Burst传输】是以SOT开始，EOT结束。多条lane数据量可以不相等，也可以不同时开始【通常情况下同时开始，不同时结束】。

CPHY HS传输视频数据时，如果protocol把一个packet分配到多lane同时传输时，每条lane都都会传输一份该packet的header。

DPHY HS传输视频数据时，如果protocol把一个packet分配到多lane同时传输时，不需要每条lane都传输一份PH和PF，只需要将packet按顺序在lane上传输即可。

501.CSI-CPHY下的长包结构

有三点需要注意：

Header是传输该packet的所有lane都要发送
每个header都是由两个3x16bit的相同header组成，这叫做copy of a packet header或者redundant header
两个相同的3x16bit的header在发送之间要插入syncWord，用于分割原PH和redundant PH。

对于第一点有个问题：如果视频payload只有16bit，但是一共有4个lane在传输，此时该payload组成的packet是会分配到单lane还是4lane上传输？

所以需要确定protocl在分配数据的原则是什么

502.什么是redundant Packet headers(Copy of a packet header)

首先需要说明的CSI v1.2及以下都是对应的PHY只有DPHY，没有CPHY。redundant PH只在CPHY的packet中才有。

503.SOT和redundant Packet headers之前都会发syncWord

在SOT流程中会发送SyncWord

在redundant Packet headers之前也会发送syncWord----这个syncWord由phy的controller插入第一个3x16bit的packet Header和第二个3x16bit的packet header【即redundant packet Header和第一份完全一致】之间。该syncWord仅仅是用来分割两份PH的。

注意无论DSI还是CSI的packet中都没有包含为同步而添加的syncWord【即使payload中有和syncWord一样的序列也没关系，因为PHY和protocol不会检查payload的数据序列】

Transmission 的同步都是靠SOT的syncWord

CPHY的SOT会发送normal preamble码，DPHY的SOT不会发送前导码

504.CPHY protocol多lane传输，分配和合并

参考另一篇文章：

CSI2与CDPHY学习_cy413026的博客-CSDN博客

505.csi支持virtual channel

V3.0版本 csi-dphy支持16个虚拟通道

csi-cphy支持32个虚拟通道

506. 数据加扰(Scrambling)

csi2用CDPHY时都可以对数据进行加扰，加扰是用LFSR线性移位寄存器产生的伪随机序列对数据xor加扰。

数据加扰的目的是通过使用数据随机化技术将链路的信息传输能量分散到可能较大的频带上，从而减轻EMI和RF自干扰的影响。

可参考
线路编码与加扰_cy413026的博客-CSDN博客

cy413026

关注

2
点赞
踩
15

收藏

觉得还不错? 一键收藏
0
评论
CSI及CPHY的学习知识点

5.无需clklane，所以正反向传输可以达到相同的速率，DPHY反向速率是正向最大1/4。8b/10b这些线路编码是不需要的，CPHY的三线编码本身就解决了连续0/1的情况。3.CPHY也正是通过符号边界的电压改变完成了时钟恢复。异步escape传输和LP mode和DPHY一样。4.CPHY基本上完全重用DPHY的低功耗模式。2.CPHY的三线编码使用状态跳变传递信息的。1.CPHY不需要line coding。
复制链接

扫一扫