Verilog -- 改进的Booth乘法（基4）

Verilog – 改进的Booth乘法（基4）

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1. 背景

之前已经介绍过Booth乘法算法的基本原理以及代码，实际上之前的算法是基2的booth算法，每次对乘数编码都只考虑两位。因此在实际实现时往往效率不高，考虑最坏情况，使用基2的booth算法计算两个8位数据的乘法，除了编码复杂，计算时需要累加8个部分积，可见最坏情况跟普通阵列乘法器需要累加的部分积个数一样，因此代价不低。

改进的Booth乘法为了减少部分积的累加，现在基本很少采用基2的booth算法了，而是采用基4甚至基8的形式，下面主要介绍一下基4的booth算法。

2. 原理

跟基2的算法一样，假设A和B是乘数和被乘数，且有：
KaTeX parse error: No such environment: align at position 8: \begin{̲a̲l̲i̲g̲n̲}̲ A &= \color{gr…
其中，$a_{-1}$是末尾补的0，$a_{2n},a_{2n+1}$是扩展的两位符号位。可以将乘数A表示为：
$$A=(-1\cdot$$