verilog中# 非阻塞赋值延迟，硬件看不到效果，浅探

module simple_counter(CLOCK_50,counter_out);
input CLOCK_50;
output[31:0] counter_out;
reg[31:0] counter_out;
always@(posedge CLOCK_50)
begin
 counter_out<=#1000 counter_out+1;
end
endmodule

[9:59:40] Eo: #1000什么意思？
[10:00:14] Vc : #1000 时间延迟1000 us吧...
[10:00:44] Vc : 这个是在仿真中用的..平时我们用不到.
[10:00:46] Eo: 就是说延迟1000us赋值
[10:00:51] Eo: ？
[10:00:54] Vc : yes.
[10:02:02] Eo: 下到板子里能不能看到延迟的效果？
[10:02:10] Vc : 看不到..
[10:02:19] Vc : 这个是用在仿真中的..

转载于:https://www.cnblogs.com/kangqian/archive/2011/03/10/1979423.html