名称:闹钟数字钟verilog电子时钟DE1-SOC开发板数字时钟
软件:Quartus II
语言:Verilog
代码功能:
1、设计数字钟功能,可以通过数码管显示时分秒
2、可以通过按键修改小时、分钟
3、具有整点报时功能(可选)
4、具有闹钟功能,可以通过按键设置闹钟时间
5、闹钟可以通过按键关闭
FPGA代码Verilog/VHDL代码资源下载:www.hdlcode.com
代码下载:
本代码已在DE1-SOC开发板验证,开发板如下,其他开发板可以修改管脚适配:
部分代码展示:
module Digital_clock( input clk_50M, input key_0,//模式设置按键--4'd0:计时,4'd1:闹钟 input key_1,//设置修改 input key_2,//修改确认 input key_3,//修改时分秒,闹钟关闭 output bell_led, output [3:0] led_mode,//led显示当前模式 output [7:0] HEX0,//数码管-低亮 output [7:0] HEX1,//数码管-低亮 output [7:0] HEX2,//数码管-低亮 output [7:0] HEX3, //数码管-低亮 output [7:0] HEX4,//数码管-低亮 output [7:0] HEX5 //数码管-低亮 ); wire [3:0] state_mode;//当前模式,4'd0:计时,4'd1:闹钟 wire [7:0] hour_time;//时 wire [7:0] minute_time;//分 wire [7:0] second_time;//秒 wire [7:0] alarm_hour_time;//闹钟时 wire [7:0] alarm_minute_time;//闹钟分 wire [7:0] alarm_second_time;//闹钟秒 wire key_0_negedge; wire key_1_negedge; wire key_2_negedge; wire key_3_negedge; wire clk_1Hz; wire clk_100Hz; //分频到1Hz fenping fenping_Hz( . clk_50M(clk_50M), . clk_1Hz(clk_1Hz) ); //按键下降沿检测 key_jitter key_0_jitter( . clkin(clk_50M), . key_in(key_0), . key_negedge(key_0_negedge) ); //按键下降沿检测 key_jitter key_1_jitter( . clkin(clk_50M), . key_in(key_1), . key_negedge(key_1_negedge) ); //按键下降沿检测 key_jitter key_2_jitter( . clkin(clk_50M), . key_in(key_2), . key_negedge(key_2_negedge) ); //按键下降沿检测 key_jitter key_3_jitter( . clkin(clk_50M), . key_in(key_3), . key_negedge(key_3_negedge) ); //模式设置模块 set_mode i_set_mode( . clk_50M(clk_50M), . set_mode_key(key_0_negedge), . led_mode(led_mode),//led显示当前模式 . state_mode(state_mode)//当前模式,4'd0:计时,4'd1:闹钟 ); //计时模块 jishi i_jishi( . clk_50M(clk_50M), . clk_1Hz(clk_1Hz), . state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟 . set_time_key(key_1_negedge),//设置时间 . confirm_key(key_2_negedge),//确认 . change_time_key(key_3_negedge),//设置时分秒 . hour_time(hour_time),//时 . minute_time(minute_time),//分 . second_time(second_time)//秒 ); //定时模块 alarm_clock i_alarm_clock( . clk_50M(clk_50M), . state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表 . set_time_key(key_1_negedge),//设置时间 . confirm_key(key_2_negedge),//确认 . change_time_key(key_3_negedge),//设置时分秒 . alarm_hour_time(alarm_hour_time),//时 . alarm_minute_time(alarm_minute_time),//分 . alarm_second_time(alarm_second_time)//秒 ); //闹钟led提示模块 Bell i_Bell( . clk_50M(clk_50M), . clear_alarm(key_3_negedge),//关闭闹钟键(key3) . alarm_hour_time(alarm_hour_time),//闹钟时 . alarm_minute_time(alarm_minute_time),//闹钟分 . alarm_second_time(alarm_second_time),//闹钟秒 . hour_time(hour_time),//时 . minute_time(minute_time),//分 . second_time(second_time),//秒 . bell_led(bell_led)//闹钟led ); //数码管显示模块 display i_display( . clk(clk_50M), . state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟 . hour_time(hour_time),//时 . minute_time(minute_time),//分 . second_time(second_time),//秒 . alarm_hour_time(alarm_hour_time),//闹钟时 . alarm_minute_time(alarm_minute_time),//闹钟分 . alarm_second_time(alarm_second_time),//闹钟秒 . HEX0(HEX0),//数码管-低亮 . HEX1(HEX1),//数码管-低亮 . HEX2(HEX2),//数码管-低亮 . HEX3(HEX3), //数码管-低亮 . HEX4(HEX4),//数码管-低亮 . HEX5(HEX5) //数码管-低亮 ); endmodule
设计文档:
1.工程文件
2.程序文件
3.程序运行
4.RTL图
5.管脚分配
6.Testbench
7.仿真图
7.1 整体仿真图
7.2 按键下降沿模块
7.3 分频模块
7.4 模式切换模块
7.5 计时功能模块
7.6 闹钟设置模块
7.7 闹钟响铃模块
7.8 数码管显示模块